RU2439667C1

RU2439667C1 - Processor of higher functioning reliability

Info

Publication number: RU2439667C1
Application number: RU2010128075/08A
Authority: RU
Inventors: Сергей Генадьевич Бобков (RU); Сергей Генадьевич Бобков; Павел Николаевич Осипенко (RU); Павел Николаевич Осипенко; Алексей Александрович Павлов (RU); Алексей Александрович Павлов; Павел Александрович Павлов (RU); Павел Александрович Павлов; Александр Алексеевич Павлов (RU); Александр Алексеевич Павлов; Олег Владимирович Хоруженко (RU); Олег Владимирович Хоруженко; Алексей Николаевич Царьков (RU); Алексей Николаевич Царьков
Original assignee: Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date: 2010-07-08
Filing date: 2010-07-08
Publication date: 2012-01-10

Abstract

FIELD: information technologies.

SUBSTANCE: available processor comprises the following components: a decoder of an operation code, a clock pulse generator, a control unit, the first commutator, the second commutator, the third commutator, a counter of commands, a counter of shifts, an address register, a number register, a summator register, an additional register, an additional code register, a summator, a control unit, a control memory, a unit of logical operations and control, comprising a unit of logical summation by mod2, a unit of inversion, a unit of logical summation, a unit of logical multiplication, a functional circuit of correction formation in making of arithmetic operations, a functional circuit of correction formation in performance of OR operation, a functional circuit of correction formation when performing AND operation, a functional circuit of correction formation when performing a shift operation, a delay element, the first unit of nonequivalence elements, the second unit of nonequivalence elements, the third unit of nonequivalence elements, the first unit of OR elements, the second unit of OR elements, a coding unit, the first unit of AND elements, the second unit of AND elements, an AND element.

EFFECT: increased reliability of processor functioning due to detection and correction of occurring errors.

5 dwg

Description

Известно устройство памяти с обнаружением двойных ошибок [1], содержащее узел памяти, отличающееся тем, что оно дополнительно содержит входной блок кодирования, выходной блок кодирования, блок сравнения, блок элементов И, элемент И, элемент ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», причем вход установки в нулевое состояние, вход записи, вход считывания, адресные входы подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные входы подключены к пятым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к шестым входам узла памяти, вход синхронизации подключен к седьмому входу узла памяти и к первым входам блока элементов И и элемента И, первые выходы узла памяти подключены к входам выходного блока кодирования и к вторым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока сравнения, к вторым входам которого подключены вторые выходы узла памяти, а выходы подключены к входам элемента ИЛИ, выход элемента ИЛИ подключен к второму входу элемента И, выходы блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала «ошибка».A memory device with double error detection [1] is known, comprising a memory node, characterized in that it further comprises an input coding unit, an output coding unit, a comparison unit, a block of AND elements, an AND element, an OR element, an input for setting the device to zero, write input, read input, address inputs, information inputs, synchronization input, information outputs, “error” signal output, and the input is in the zero state, write input, read input, address inputs are connected respectively to the first, second, third and fourth inputs of the memory node, the information inputs are connected to the fifth inputs of the memory node and to the inputs of the input coding block, the outputs of which are connected to the sixth inputs of the memory node, the synchronization input is connected to the seventh input of the memory node and to the first inputs of the block of elements and AND element, the first outputs of the memory unit are connected to the inputs of the output coding unit and to the second inputs of the block of elements AND, the outputs of the output coding unit are connected to the first inputs of the comparison unit, to the second inputs of which these are the second outputs of the memory node, and the outputs are connected to the inputs of the OR element, the output of the OR element is connected to the second input of the AND element, the outputs of the block of AND elements are information outputs of the device, the output of the AND element is the output of the “error” signal.

Недостатком устройства является ограниченная область его применения, так как оно позволяет обеспечить достоверность функционирования только запоминающих устройств ЭВМ.The disadvantage of this device is the limited scope of its application, since it allows to ensure the reliability of the operation of only computer storage devices.

Наиболее близким по техническому решению является процессор [2], содержащий управляющий узел, операционный узел, первая группа входов управляющего узла является входами процессора, вторая группа входов управляющего узла подключена к первым выходам операционного узла, выходы управляющего узла подключены к первым входам операционного узла, вторые входы которого являются входами данных, а вторые выходы являются выходами данных.The closest in technical solution is the processor [2], containing the control unit, the operating unit, the first group of inputs of the control unit is the inputs of the processor, the second group of inputs of the control unit is connected to the first outputs of the operation unit, the outputs of the control unit are connected to the first inputs of the operation unit, the second whose inputs are data inputs, and the second outputs are data outputs.

Недостатком устройства является низкая достоверность функционирования процессора, так как не обеспечивается обнаружение ошибок при выполнении арифметических и логических операций (преобразователей информации: сумматора, регистров сдвига, устройств выполнения логических операций).The disadvantage of this device is the low reliability of the processor, as it does not detect errors when performing arithmetic and logical operations (information converters: adder, shift registers, devices for performing logical operations).

Целью изобретения является повышение достоверности функционирования процессора за счет обнаружения и коррекции возникающих ошибок.The aim of the invention is to increase the reliability of the processor due to the detection and correction of errors.

Поставленная цель достигается тем, что процессор, содержащий управляющий узел, операционный узел, первая группа входов управляющего узла является входами процессора, вторая группа входов управляющего узла подключена к первым выходам операционного узла, выходы управляющего узла подключены к первым входам операционного узла, вторые входы которого являются входами данных, а вторые выходы являются выходами данных, отличающийся тем, что он дополнительно содержит дешифратор кода операции, генератор тактовых импульсов, блок управления, первый коммутатор, второй коммутатор, третий коммутатор, счетчик команд, счетчик сдвигов, регистр адреса, регистр числа, регистр сумматора, регистр дополнительный, регистр дополнительного кода, сумматор, блок контроля, управляющую память, блок логических операций и контроля, включающий блок логического сложения по mod2, блок инвертирования, блок логического сложения, блок логического умножения, функциональную схему формирования поправки при выполнении арифметических операций, функциональную схему формирования поправки при выполнении операции ИЛИ, функциональную схему формирования поправки при выполнении операции И, функциональную схему формирования поправки при выполнении операции сдвига, элемент задержки, первый блок элементов неравнозначности, второй блок элементов неравнозначности, третий блок элементов неравнозначности, первый блок элементов ИЛИ, второй блок элементов ИЛИ, блок кодирования, первый блок элементов И, второй блок элементов И, элемент И, выходы устройства обмена подключены к первому входу блока управления и к первому входу второго коммутатора, вторые входы которого подключены к выходам запоминающего устройства, первые выходы второго коммутатора поступают на вход устройства обмена, вторые выходы поступают на вход запоминающего устройства, а третьи выходы подключены соответственно к первым входам счетчика команд, счетчика сдвигов, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к входам дешифратора кода операции, к вторым входам блока управления, к первому входу первого коммутатора, первый выход которого подключен к первому входу регистра адреса, третий вход блока управления подключен к выходам дешифратора кода операции, а четвертый вход подключен к выходам генератора тактовых импульсов, а пятый вход подключен к первому выходу управляющей памяти, первый выход блока управления подключен к входу управляющей памяти, первые выходы которой подключены к первым входам блока контроля, второй выход блока управления подключен к второму входу первого коммутатора, третьи и четвертые входы которого подключены соответственно к выходам регистра адреса и счетчика команд, а с второго выхода снимается адрес ячейки памяти запоминающего устройства, третий выход блока управления подключен соответственно к вторым входам блока контроля, к вторым входам счетчика команд, счетчика сдвигов, регистра адреса, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к первой группе входов третьего коммутатора, к третьей группе входов второго коммутатора, к первой группе входов блока логических операций и контроля и является выходом синхроимпульсов, второй, третий, четвертый, пятый выходы управляющей памяти подключены к третьим, четвертым, пятым и шестым входам блока контроля, при этом второй выход подключен к четвертому входу второго коммутатора, а третьи, четвертые и пятые выходы блока управляющей памяти подключены соответственно к третьим, четвертым, пятым и шестым входам счетчика команд, счетчика сдвигов, регистра адреса, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к первой группе входов третьего коммутатора, к третьей группе входов второго коммутатора, к первой группе входов блока логических операций и контроля и являются выходами управляющих сигналов, сигналов считывания, сигналов записи, сигналов установки устройств в нулевое состояние, шестой выход блока управляющей памяти подключен к пятому входу блока управления, выходы регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода подключены к вторым входам третьего коммутатора и к пятым входам второго коммутатора, выход счетчика сдвигов подключен к шестым входам второго коммутатора, первые выходы третьего коммутатора подключены соответственно к входам сумматора и к вторым входам блока логических операций и контроля, выходы сумматора подключены к третьим входам блока логических операций и контроля, вторые, третьи, четвертые, пятые, шестые, седьмые и восьмые выходы третьего коммутатора подключены к четвертым, пятым, шестым, седьмым, восьмым, девятым и десятым входам блока логических операций и контроля, выходы которого подключены к седьмым, восьмым и девятым входам второго коммутатора.This goal is achieved in that the processor containing the control unit, the operation unit, the first group of inputs of the control unit are the inputs of the processor, the second group of inputs of the control unit is connected to the first outputs of the operation unit, the outputs of the control unit are connected to the first inputs of the operation unit, the second inputs of which are data inputs, and the second outputs are data outputs, characterized in that it further comprises an operation code decoder, a clock, a control unit, first ith switch, second switch, third switch, instruction counter, shift counter, address register, number register, adder register, additional register, additional code register, adder, control unit, control memory, logical operations and control unit, including logical addition unit mod2, invert block, logical addition block, logical multiplication block, correction function flowchart for performing arithmetic operations, correction correction flowchart for operation OR, functional block for generating corrections when performing AND operation, functional block for forming corrections for performing a shift operation, delay element, first block of discontinuity elements, second block of discontinuity elements, third block of discontinuity elements, first block of OR elements, second block of OR elements, block encoding, the first block of AND elements, the second block of AND elements, the AND element, the outputs of the exchange device are connected to the first input of the control unit and to the first input of the second switch, the second inputs the odes of which are connected to the outputs of the storage device, the first outputs of the second switch go to the input of the exchange device, the second outputs go to the input of the storage device, and the third outputs are connected respectively to the first inputs of the command counter, shift counter, number register, adder register, additional register, register additional code, to the inputs of the descrambler of the operation code, to the second inputs of the control unit, to the first input of the first switch, the first output of which is connected to the first input of the register Dresa, the third input of the control unit is connected to the outputs of the descrambler of the operation code, and the fourth input is connected to the outputs of the clock generator, and the fifth input is connected to the first output of the control memory, the first output of the control unit is connected to the input of the control memory, the first outputs of which are connected to the first inputs control unit, the second output of the control unit is connected to the second input of the first switch, the third and fourth inputs of which are connected respectively to the outputs of the address register and command counter, and from the second you When the address of the memory cell of the storage device is taken, the third output of the control unit is connected respectively to the second inputs of the control unit, to the second inputs of the command counter, shift counter, address register, number register, adder register, additional register, additional code register, to the first group of inputs of the third switch, to the third group of inputs of the second switch, to the first group of inputs of the block of logical operations and control and is the output of the clock, the second, third, fourth, fifth outputs of the control The memory is connected to the third, fourth, fifth and sixth inputs of the control unit, while the second output is connected to the fourth input of the second switch, and the third, fourth and fifth outputs of the control memory unit are connected to the third, fourth, fifth and sixth inputs of the command counter, shift counter, address register, number register, adder register, additional register, additional code register, to the first group of inputs of the third switch, to the third group of inputs of the second switch, to the first group of inputs block of logical operations and control and are the outputs of control signals, read signals, write signals, signals to set the devices to zero, the sixth output of the control memory unit is connected to the fifth input of the control unit, outputs of the number register, adder register, additional register, additional code register are connected to the second inputs of the third switch and to the fifth inputs of the second switch, the output of the shift counter is connected to the sixth inputs of the second switch, the first outputs of the third switch connected respectively to the inputs of the adder and to the second inputs of the block of logical operations and control, the outputs of the adder are connected to the third inputs of the block of logical operations and control, the second, third, fourth, fifth, sixth, seventh and eighth outputs of the third switch are connected to the fourth, fifth, sixth , seventh, eighth, ninth and tenth inputs of the logical operations and control unit, the outputs of which are connected to the seventh, eighth and ninth inputs of the second switch.

На фиг.1 представлена блок-схема устройства; на фиг.2 - функциональная схема блока логических операций и контроля; на фиг.3 - функциональная схема блока контроля; на фиг.4 - функциональная схема формирования поправки при выполнении арифметических операций; на фиг.5 - функциональная схема формирования поправки при выполнении операции сдвига.Figure 1 presents a block diagram of a device; figure 2 is a functional diagram of a block of logical operations and control; figure 3 is a functional diagram of a control unit; figure 4 is a functional diagram of the formation of the amendment when performing arithmetic operations; figure 5 is a functional diagram of the formation of the amendment when performing the shift operation.

Процессор (фиг.1) содержит управляющий узел 1, операционный узел 2, дешифратор 3 кода операции, генератор 4 тактовых импульсов, блок 5 управления, первый коммутатор 6, второй коммутатор 7, третий коммутатор 8, счетчик 9 команд, счетчик 10 сдвигов, регистр 11 адреса, регистр 12 числа, регистр 13 сумматора, регистр 14 дополнительный, регистр 15 дополнительного кода, сумматор 16, блок 17 логических операций и контроля, блок 18 контроля, управляющую память 19, с первого 20 по десятый 29 входы блока 18 логических операций и контроля, с первого 30 по третий 32 выходы блока 17 логических операций и контроля, входы 33 устройства обмена, входы 34 данные из запоминающего устройства, выход 35 на устройство обмена, выход 36 адрес запоминающего устройства, выходы 37 данные на запоминающее устройство, выходы 38 синхроимпульсов, выходы 39 для сигналов управления, выходы 40 для команды считывание, выходы 41 для сигналов записи, выходы 42 для сигналов установки в нулевое состояние.The processor (figure 1) contains a control node 1, an operation node 2, an operation code decoder 3, a clock pulse generator 4, a control unit 5, a first switch 6, a second switch 7, a third switch 8, a command counter 9, a counter 10 shifts, a register 11 addresses, number 12 register, adder register 13, additional register 14, additional code register 15, adder 16, logical operation and control unit 17, control unit 18, control memory 19, from the first 20 to tenth 29 inputs of the logical operation unit 18 and control, from the first 30 to the third 32 outputs of block 1 7 logical operations and control, inputs 33 of the exchange device, inputs 34 data from the storage device, output 35 to the exchange device, output 36 address of the storage device, outputs 37 data to the storage device, outputs 38 clock pulses, outputs 39 for control signals, outputs 40 for read commands, outputs 41 for write signals, outputs 42 for zero signals.

Блок 17 логических операций и контроля (фиг.2) содержит блок 43 логического сложения по mod2, блок 44 инвертирования, блок 45 логического сложения, блок 46 логического умножения, функциональную схему 47 формирования поправки при выполнении арифметических операций, функциональную схему 48 формирования поправки при выполнении операции ИЛИ, функциональную схему 49 формирования поправки при выполнении операции И, функциональную схему 50 формирования поправки при выполнении операции сдвига, элемент 51 задержки, первый блок 52 элементов неравнозначности, второй блок 53 элементов неравнозначности, третий блок 54 элементов неравнозначности, первый блок 55 элементов ИЛИ, второй блок 56 элементов ИЛИ, первый блок 57 кодирования, второй блок 58 кодирования, первый блок 59 элементов И, второй блок 60 элементов И, элемент 61 И, группу 62 элементов ИЛИ.Block 17 of logical operations and control (figure 2) contains block 43 of logical addition by mod2, block 44 of inversion, block 45 of logical addition, block 46 of logical multiplication, functional circuit 47 of the correction when performing arithmetic operations, functional circuit 48 of forming the correction when performing the OR operation, the correction generating circuit 49 when performing the AND operation, the correction generating circuit 50 when performing the shift operation, the delay element 51, the first block 52 of the ambiguity elements, the second block 53 of the elements of disambiguation, the third block 54 of the elements of disambiguation, the first block 55 of the elements OR, the second block 56 of the elements OR, the first block 57 of the coding, the second block 58 of the coding, the first block 59 of the elements And, the second block 60 of the elements And, the element 61 And a group of 62 elements OR.

Блок 18 контроля (фиг.3) содержит кодирующую схему 63, схему 64 обнаружения ошибки, группу 65 элементов ИЛИ, элемент 66 И.The control unit 18 (FIG. 3) comprises an encoding circuit 63, an error detection circuit 64, an OR element group 65, an AND element 66.

Функциональная схема формирования поправки при выполнении арифметических операций (фиг.4) содержит первый элемент 67 И, второй элемент 68 И, третий элемент 69 И, четвертый элемент 70 И, пятый элемент 71 И, шестой элемент 72 И, первый элемент 73 ИЛИ, второй элемент 74 ИЛИ, третий элемент 75 ИЛИ, четвертый элемент 76 ИЛИ, пятый элемент 77 ИЛИ.Functional diagram of the correction when performing arithmetic operations (figure 4) contains the first element 67 AND, the second element 68 AND, the third element 69 AND, the fourth element 70 AND, the fifth element 71 AND, the sixth element 72 AND, the first element 73 OR, the second OR element 74, third OR element 75, fourth OR element 76, fifth OR element 77.

Функциональная схема формирования поправки при выполнении операции сдвига (фиг.5) содержит первый элемент 78 неравнозначности, второй элемент 79 неравнозначности, третий элемент 80 неравнозначности, четвертый элемент 81 неравнозначности, первый элемент 82 И, второй элемент 83 И, третий элемент 84 И, четвертый элемент 85 И, пятый элемент 86 И, шестой элемент 87 И, первый элемент 88 ИЛИ, второй элемент 89 ИЛИ, третий элемент 90 ИЛИ, информационные входы 29, вход управляющего сигнала сдвиг вправо, вход управляющего сигнала сдвиг влево.Functional diagram of the correction during the shift operation (Fig. 5) contains the first discontinuity element 78, the second discontinuity element 79, the third discontinuity element 80, the fourth discontinuity element 81, the first element 82 And, the second element 83 And, the third element 84 And, the fourth element 85 AND, fifth element 86 AND, sixth element 87 AND, first element 88 OR, second element 89 OR, third element 90 OR, information inputs 29, input of the control signal shift right, input control signal shift left.

Выходы 33 устройства обмена подключены к первому входу блока 5 управления и к первому входу второго коммутатора 7, вторые входы которого подключены к выходам запоминающего устройства, первые выходы второго коммутатора 7 поступают на вход устройства обмена, вторые выходы поступают на вход запоминающего устройства, а третьи выходы подключены соответственно к первым входам счетчика 9 команд, счетчика 10 сдвигов, регистра 12 числа, регистра 13 сумматора, регистра 14 дополнительного, регистра 15 дополнительного кода, к входам дешифратора 3 кода операции, к вторым входам блока 5 управления, к первому входу первого коммутатора 6, первый выход которого подключен к первому входу регистра 11 адреса, третий вход блока 5 управления подключен к выходам дешифратора 3 кода операции, а четвертый вход подключен к выходам генератора 4 тактовых импульсов, а пятый вход подключен к первому выходу управляющей памяти 19, первый выход блока 5 управления подключен к входу управляющей памяти 19, первые выходы которой подключены к первым входам блока 18 контроля, второй выход блока управления подключен к второму входу первого коммутатора 6, третьи и четвертые входы которого подключены соответственно к выходам регистра 11 адреса и счетчика 9 команд, а с второго выхода снимается адрес ячейки памяти запоминающего устройства, третий выход блока 5 управления подключен соответственно к вторым входам блока 5 контроля, к вторым входам счетчика 9 команд, счетчика 10 сдвигов, регистра 11 адреса, регистра 12 числа, регистра 13 сумматора, регистра 14 дополнительного, регистра 15 дополнительного кода, к первой группе входов третьего коммутатора 8, к третьей группе входов второго коммутатора 7, к первой группе входов блока 17 логических операций и контроля и является выходом синхроимпульсов, второй, третий, четвертый, пятый выходы управляющей памяти 19 подключены к третьим, четвертым, пятым и шестым входам блока 18 контроля, при этом второй выход подключен к четвертому входу второго коммутатора 7, а третьи, четвертые и пятые выходы блока управляющей памяти 19 подключены соответственно к третьим, четвертым, пятым и шестым входам счетчика команд 9, счетчика 10 сдвигов, регистра 11 адреса, регистра 12 числа, регистра 13 сумматора, регистра 14 дополнительного, регистра 15 дополнительного кода, к первой группе входов третьего коммутатора 8, к третьей группе входов второго коммутатора 7, к первой группе входов блока 17 логических операций и контроля и являются выходами управляющих сигналов, сигналов считывания, сигналов записи, сигналов установки устройств в нулевое состояние, шестой выход блока управляющей памяти 19 подключен к пятому входу блока 5 управления, выходы регистра 12 числа, регистра 13 сумматора, регистра 14 дополнительного, регистра 15 дополнительного кода подключены к вторым входам третьего коммутатора 8 и к пятым входам второго коммутатора 7, выход счетчика 10 сдвигов подключен к шестым входам второго коммутатора 7, первые выходы третьего коммутатора 8 подключены соответственно к входам сумматора 16 и к вторым входам блока 17 логических операций и контроля, выходы сумматора 16 подключены к третьим входам блока 17 логических операций и контроля, вторые, третьи, четвертые, пятые, шестые, седьмые и восьмые выходы третьего коммутатора 8 подключены к четвертым, пятым, шестым, седьмым, восьмым, девятым и десятым входам блока 17 логических операций и контроля, выходы которого подключены к седьмым, восьмым и девятым входам второго коммутатора 7.The outputs 33 of the exchange device are connected to the first input of the control unit 5 and to the first input of the second switch 7, the second inputs of which are connected to the outputs of the storage device, the first outputs of the second switch 7 go to the input of the exchange device, the second outputs go to the input of the storage device, and the third outputs respectively connected to the first inputs of the counter 9 commands, counter 10 shifts, register 12 numbers, register 13 adder, register 14 additional, register 15 additional code, to the inputs of the decoder 3 code opera to the second inputs of the control unit 5, to the first input of the first switch 6, the first output of which is connected to the first input of the address register 11, the third input of the control unit 5 is connected to the outputs of the decoder 3 of the operation code, and the fourth input is connected to the outputs of the generator 4 clock pulses and the fifth input is connected to the first output of the control memory 19, the first output of the control unit 5 is connected to the input of the control memory 19, the first outputs of which are connected to the first inputs of the control unit 18, the second output of the control unit is connected to the second the first switch 6, the third and fourth inputs of which are connected respectively to the outputs of the address register 11 and the command counter 9, and the memory cell address is taken from the second output, the third output of the control unit 5 is connected respectively to the second inputs of the control unit 5, to the second inputs counter 9 commands, counter 10 shifts, register 11 addresses, register 12 numbers, register 13 adders, register 14 additional, register 15 additional code, to the first group of inputs of the third switch 8, to the third group of inputs the second switch 7, to the first group of inputs of the block 17 logical operations and control and is the output of the clock, the second, third, fourth, fifth outputs of the control memory 19 are connected to the third, fourth, fifth and sixth inputs of the control unit 18, while the second output is connected to the fourth input of the second switch 7, and the third, fourth and fifth outputs of the control memory block 19 are connected respectively to the third, fourth, fifth and sixth inputs of the instruction counter 9, counter 10 shifts, register 11 addresses, register 12 numbers, register 13 s umator, register 14 additional, register 15 additional code, to the first group of inputs of the third switch 8, to the third group of inputs of the second switch 7, to the first group of inputs of the block 17 of logical operations and control and are outputs of control signals, read signals, write signals, signals setting the devices to zero, the sixth output of the control memory unit 19 is connected to the fifth input of the control unit 5, the outputs of the register 12, register 13 of the adder, register 14 additional, register 15 additional the odes are connected to the second inputs of the third switch 8 and to the fifth inputs of the second switch 7, the output of the shift counter 10 is connected to the sixth inputs of the second switch 7, the first outputs of the third switch 8 are connected respectively to the inputs of the adder 16 and to the second inputs of the block 17 of logical operations and control, the outputs of the adder 16 are connected to the third inputs of the block 17 of logical operations and control, the second, third, fourth, fifth, sixth, seventh and eighth outputs of the third switch 8 are connected to the fourth, fifth, sixth, seventh, eighth, nine th and the tenth input unit 17, logical operations and control outputs of which are connected to the seventh, eighth and ninth second inputs of the switch 7.

Процессор включает в себя два основных устройства: управляющий узел 1 и операционный узел 2.The processor includes two main devices: the control node 1 and the operational node 2.

Управляющий узел 1 координирует действия узлов операционного узла 2 между собой и с другими устройствами ЭВМ, а также выполняет набор операций, включающих команды обращения к памяти. Он вырабатывает в определенной временной последовательности управляющие сигналы, под действием которых в узлах операционного узла 2 выполняются требуемые действия.The control node 1 coordinates the actions of the nodes of the operational node 2 with each other and with other computer devices, and also performs a set of operations including memory access commands. It generates control signals in a certain time sequence, under the action of which the required actions are performed in the nodes of the operational node 2.

Каждое такое элементарное действие, выполняемое в операционном узле 2 в течение одного тактового периода, называется микрооперацией.Each such elementary action performed in the operating unit 2 during one clock period is called microoperation.

В определенные тактовые периоды одновременно могут выполняться несколько микроопераций. Такая совокупность одновременно выполняемых микроопераций называется микрокомандой, а весь набор микрокоманд, предназначенных для решения определенной задачи, называется микропрограммой.In certain clock periods, several microoperations can be performed simultaneously. Such a set of simultaneously performed microoperations is called a microcommand, and the entire set of microcommands designed to solve a specific problem is called a microprogram.

Общий временной интервал, в течение которого происходит выборка, хранение и преобразование одной команды в набор управляющих сигналов, называется циклом работы управляющего узла 1.The total time interval during which sampling, storage and conversion of one command into a set of control signals takes place is called the operation cycle of control unit 1.

Таким образом, управляющий узел 1 осуществляет преобразование команды в соответствующий набор управляющих сигналов и обеспечивает:Thus, the control node 1 converts the command into an appropriate set of control signals and provides:

чтение команды, находящейся в очередной ячейке памяти;reading a command located in the next memory cell;

расшифровку кода операции (команды);decryption of the operation code (command);

отыскание операндов (чисел) по указанному адресу, содержащемуся в команде;finding operands (numbers) at the specified address contained in the command;

обеспечить выдачу управляющих сигналов в операционный узел для выполнения над ними действий, указанных в коде операции команды.ensure the issuance of control signals to the operating unit to perform actions on them specified in the command operation code.

В данном случае используется микропрограммный управляющий узел 1, в котором микрокоманды хранятся в управляющей памяти 19.In this case, the firmware control unit 1 is used, in which the microcommands are stored in the control memory 19.

В этом случае слова, отображающие команды, хранятся в памяти в последовательно пронумерованных ячейках, что позволяет формировать адрес очередной команды добавлением единицы к адресу предыдущей команды, при этом слово состоит из нескольких частей: например, кода операции, указывающего вид операции, и адресов чисел, над которыми должна быть произведена соответствующая операция.In this case, the words representing the commands are stored in memory in sequentially numbered cells, which allows you to form the address of the next command by adding a unit to the address of the previous command, while the word consists of several parts: for example, an operation code indicating the type of operation and addresses of numbers, over which the corresponding operation should be made.

Дешифратор 3 кода операций по выбранной из оперативной памяти команде определяет номер требуемой микропрограммы в управляющей памяти 19.The decoder 3 operation code for the selected from the RAM command determines the number of the required firmware in the control memory 19.

Генератор 4 тактовых импульсов предназначен для формирования тактовых и синхронизирующих импульсов.The clock generator 4 is designed to generate clock and clock pulses.

Счетчик 9 команд предназначен для формирования адреса ячейки памяти очередной команды путем естественной выборки, т.е. прибавлением к его содержимому единицы.Counter 9 commands is designed to generate the memory address of the next command by natural sampling, i.e. adding to its contents a unit.

Регистр 11 адреса предназначен для формирования адреса ячейки памяти при командах условного или безусловного перехода с возвратом.The register 11 addresses is designed to generate the address of the memory cell when the commands conditional or unconditional jump return.

Блок 5 управления предназначен для определения адреса очередной микрокоманды в управляющей памяти 20, формирования адреса очередной команды (управления работой первого коммутатора 6), координации работы (выдачи синхроимпульсов) устройств процессора 1.The control unit 5 is designed to determine the address of the next micro-command in the control memory 20, generate the address of the next command (control the operation of the first switch 6), coordinate the work (issuing clock pulses) of the devices of processor 1.

Управляющая память 19 представляет собой постоянное запоминающее устройство и предназначена для выдачи (в зависимости от кода операции) управляющих сигналов (сигналов управления, сигналов считывания, сигналов записи, сигналов установки в нулевое состояние) на функциональные узлы процессора. При этом слово памяти содержит информационные разряды (для управляющих сигналов) и контрольные разряды, сформированные на основе предлагаемого метода кодирования.The control memory 19 is a permanent storage device and is designed to issue (depending on the operation code) control signals (control signals, read signals, write signals, set signals to zero state) to the functional units of the processor. Moreover, the memory word contains information bits (for control signals) and control bits formed on the basis of the proposed coding method.

Блок 18 контроля (фиг.3) предназначен для обнаружения и исправления ошибок, возникающих при считывании информации с управляющей памяти 19. В этом случае при считывании микрокоманды, кодирующей схемой 63, проводится формирование контрольных разрядов принятого кодового набора, значения которых поразрядно сравниваются с принятыми значениями контрольных разрядов схемой 64 обнаружения ошибки. При несовпадении информации на выходе элемента 65 ИЛИ формируется сигнал ошибки, поступающий через второй коммутатор на входы устройства обмена.The control unit 18 (FIG. 3) is designed to detect and correct errors that occur when reading information from the control memory 19. In this case, when reading a micro-command encoding circuit 63, the control bits of the received code set are formed, the values of which are bitwise compared with the accepted values control bits circuit 64 error detection. If the information does not match at the output of the OR element 65, an error signal is generated that passes through the second switch to the inputs of the exchange device.

Операционный узел 2 предназначен для выполнения арифметических и логических операций и включает в свой состав (фиг.1) счетчик 10 сдвигов, регистр 12 числа, регистр 13 сумматора, регистр 14 дополнительный, регистр 15 дополнительного кода, сумматор 16, блок 18 контроля.The operation node 2 is designed to perform arithmetic and logical operations and includes (Fig. 1) a shift counter 10, a number register 12, an adder register 13, an additional register 14, an additional code register 15, an adder 16, a control unit 18.

Счетчик 10 сдвигов предназначен для подсчета количества сдвигов при выполнении операций умножения и деления, количества сдвигов промежуточных результатов и нормализации.The counter 10 shifts is designed to count the number of shifts when performing operations of multiplication and division, the number of shifts of intermediate results and normalization.

Регистр 11 адреса представляет собой регистр памяти и предназначен для хранения адреса очередной команды.The address register 11 is a memory register and is intended to store the address of the next command.

Регистр 12 числа представляет собой регистр памяти и предназначен для хранения операндов при выполнении арифметических и логических операций (хранения множимого, при выполнении операции умножения и делителя при выполнении операции деления).The 12th register is a memory register and is intended for storing operands when performing arithmetic and logical operations (storing the multiplicable when performing the multiplication and divisor when performing the division operation).

Регистр 13 сумматора (аккумулятора) представляет собой регистр сдвига (вправо - при выполнении операции умножения и влево - при выполнении операции деления) и предназначен для хранения делимого старших разрядов результата умножения.The register 13 of the adder (accumulator) is a shift register (to the right - when performing the multiplication operation and to the left - when performing the division operation) and is intended to store the divisible high order bits of the multiplication result.

Заметим, что при выполнении операции деления блоком 5 управления анализируется значение знакового разряда регистра 12 числа и регистра 13 сумматора дополнительного.Note that when performing the division operation by the control unit 5, the sign value of the register of the 12th number and the register 13 of the additional adder is analyzed.

Регистр 14 дополнительный представляет собой регистр сдвига (вправо - при выполнении операции умножения и влево - при выполнении операции деления) и предназначен для хранения множителя и младших разрядов результата умножения при выполнении операции умножения и результата деления при выполнении операции деления).The additional register 14 is a shift register (to the right - when performing the multiplication operation and to the left - when performing the division operation) and is intended to store the multiplier and the least significant bits of the multiplication result when performing the multiplication operation and the division result when performing the division operation).

Заметим, что при выполнении операции умножения блоком 5 управления анализируется значение младшего разряда регистра 14 дополнительного.Note that when performing the multiplication operation by the control unit 5, the low-order value of the additional register 14 is analyzed.

Регистр 15 дополнительного кода представляет собой регистр памяти и предназначен для хранения отрицательного числа в дополнительном коде (при выполнении операции вычитания и операции деления).The register 15 of the additional code is a memory register and is intended to store a negative number in the additional code (when performing the subtraction and division operations).

Сумматор 16 представляет собой параллельный n-разрядный сумматор и предназначен для выполнения операции сложения чисел.The adder 16 is a parallel n-bit adder and is designed to perform the operation of adding numbers.

Блок 17 логических операций и контроля (фиг.2) предназначен для обнаружения и коррекции ошибок, возникающих при выполнении арифметических и логических операций.Block 17 of logical operations and control (figure 2) is designed to detect and correct errors that occur when performing arithmetic and logical operations.

Схема формирования поправки при выполнении арифметических операций (фиг.4) предназначена для формирования поправки при выполнении арифметических операций.The correction formation scheme when performing arithmetic operations (figure 4) is intended to form the correction when performing arithmetic operations.

Так, при выполнении операции арифметических операций результат суммы с выхода сумматора 16 поступает на второй вход 21 блока 17 логических операций и контроля. Одновременно значения информационных разрядов слагаемых поступают на третий вход 22 блока 17 логических операций и контроля, при этом схема 47 формирования поправки при выполнении арифметических операций формирует вектор переносов С₀, C₁…C_n.So, when performing arithmetic operations, the result of the sum from the output of the adder 16 is fed to the second input 21 of the block 17 of logical operations and control. At the same time, the values of the information bits of the terms go to the third input 22 of the block 17 of logical operations and control, while the circuit 47 of the correction when performing arithmetic operations generates a transfer vector C ₀ , C ₁ ... C _n .

Допустим, требуется сложить два трехразрядных числа (отсутствует перенос в младший разряд): А=001 01 и В=011 10. В этом случае открывается элемент 67 И, который обеспечивает единичное значение сигнала С₁. В свою очередь, единичное значение второго разряда второго слагаемого и единичное значение C₁ обеспечит открытие элемента 71 И. В результате получим значение вектора переносов: С₀=0; C₁=1; C₂=1.Suppose you want to add two three-digit numbers (there is no transfer to the least significant bit): A = 001 01 and B = 011 10. In this case, the And element 67 opens, which provides a single signal value C ₁ . In turn, the unit value of the second category of the second term and the unit value C ₁ will ensure the opening of the element 71 I. As a result, we obtain the value of the transport vector: C ₀ = 0; C ₁ = 1; C ₂ = 1.

Значение данного вектора через первый блок 55 элементов ИЛИ (фиг.2) поступает на вход первого блока 57 кодирования, который формирует значение поправки П в соответствии с выбранным методом кодирования информации: p₁=С₀⊕С₁; p₂=C₁⊕С₂, т.е. П=10.The value of this vector through the first block 55 of the OR elements (FIG. 2) is input to the first coding block 57, which generates the correction value P in accordance with the selected information encoding method: p ₁ = С ₀ ⊕С ₁ ; p ₂ = C ₁ ⊕С ₂ , i.e. P = 10.

При выполнении арифметической операции относительно информационных разрядов получим результат S=100. Сложение по mod2 значений контрольных разрядов, поступающих на вход первого блока 52 элементов неравнозначности (вход 29 блока логических операций и контроля), даст результат 11. Поразрядное сложение по mod2 полученного значения контрольных разрядов 11 со значением поправки 10 вторым блоком 53 элементов неравнозначности даст правильное значение контрольных разрядов 01 относительно полученной арифметической суммы 100.When performing an arithmetic operation with respect to information bits, we obtain the result S = 100. Adding mod2 values of the control bits to the input of the first block 52 of unequal elements (input 29 of the block of logical operations and control) will give the result 11. Bitwise addition of mod2 of the obtained value of the control bits 11 with the correction value 10 by the second block 53 of unequal elements will give the correct value check digits 01 relative to the arithmetic sum of 100.

Действительно: r₁=y₁⊕y₂=0; r₂=y₂⊕y₃=1.Indeed: r ₁ = y ₁ ⊕y ₂ = 0; r ₂ = y ₂ ⊕y ₃ = 1.

Сравнение контрольных разрядов, сформированных относительно результата суммирования вторым блоком 58 кодирования со значением переданных контрольных разрядов с учетом поправки третьим блоком 54 элементов неравнозначности, даст нулевой результат, что свидетельствует об отсутствии ошибки.Comparison of the control bits generated relative to the summation result of the second coding unit 58 with the value of the transmitted control bits, taking into account the correction by the third block 54 of unequal elements, will give a zero result, which indicates the absence of an error.

При контроле операций сдвига схема формирования поправки при выполнении операции сдвига (фиг.5) вектора информации для вычисления поправок вычисляются в соответствии с выражениями: при сдвиге вправо x₁=y₁ ¹⊕y₃; x₂=y₂⊕y₃; x₃=y₂⊕y₁; при сдвиге влево: x₁=y₃⊕y₂; x₂=y₂⊕y₁; x₃=y₃ ¹⊕y₁.When controlling the shift operations, the correction generating circuit when performing the shift operation (Fig. 5), the information vector for calculating the corrections are calculated in accordance with the expressions: when shifting to the right x ₁ = y ₁ ¹ ⊕y ₃ ; x ₂ = y ₂ ⊕y ₃ ; x ₃ = y ₂ ⊕y ₁ ; when shifting to the left: x ₁ = y ₃ ⊕y ₂ ; x ₂ = y ₂ ⊕y ₁ ; x ₃ = y ₃ ¹ ⊕y ₁ .

При отсутствии переносов из младшей (старшей) триады вектора поправок получаются из выражений: x₁=0⊕y₃; x₂=y₂⊕y₃; x₃=y₂⊕y₁; при сдвиге влево: x₁=y₃⊕y₂; x₂=y₂⊕y₁; x₁=0⊕y₃.In the absence of transfers from the younger (senior) triad, the correction vectors are obtained from the expressions: x ₁ = 0⊕y ₃ ; x ₂ = y ₂ ⊕y ₃ ; x ₃ = y ₂ ⊕y ₁ ; when shifting to the left: x ₁ = y ₃ ⊕y ₂ ; x ₂ = y ₂ ⊕y ₁ ; x ₁ = 0⊕y ₃ .

Допустим, необходимо выполнить операцию сдвига вправо содержимое 110 10 (результаты частных произведений) регистра 13 сумматора). Тогда на выходе первого элемента 78 неравнозначности (фиг.5) имеем единичное значение, на выходе второго элемента 79 неравнозначности имеем нулевое значение, а на выходе третьего элемента 80 неравнозначности также имеем единичное значение сигнала, т.е. имеем вектор 101. Кодирование данного вектора первым блоком 57 выбранным методом даст значение поправки 11. При сдвиге информации вправо получим значение информационных разрядов 011, для которых значение контрольных разрядов соответствует значению 01.Suppose you want to perform a shift operation to the right, the contents 110 10 (results of private works) of register 13 of the adder). Then, at the output of the first element of ambiguity 78 (Fig. 5), we have a unit value, at the output of the second element 79 of ambiguity, we have a zero value, and at the output of the third element 80 of ambiguity, we also have a unit signal value, i.e. we have the vector 101. The encoding of this vector by the first block 57 by the selected method will give the correction value 11. When shifting the information to the right, we obtain the value of information bits 011, for which the value of the control bits corresponds to the value 01.

Поразрядное сложение по mod2 вторым блоком 53 кодирования (фиг.2) исходного значения контрольных разрядов 10 со значением поправки 11 даст результат 01, который соответствует правильному значению контрольных разрядов при сдвиге рассматриваемой информации вправо.The bitwise addition of mod2 by the second coding unit 53 (FIG. 2) of the initial value of the control bits 10 with the correction value 11 will give the result 01, which corresponds to the correct value of the control bits when shifting the information to the right.

При сдвиге влево информационных разрядов рассматриваемого примера получим результат 100 10. Вектор информации для вычисления поправки относительно исходной информации соответствует 010 (имеем нулевое значение сигналов на выходах второго элемента 80 неравнозначности, единичное значение сигнала на выходе третьего 81 элемента неравнозначности и нулевое значение сигнала на выходе четвертого элемента 80 неравнозначности. На выходе первого блока 57 кодирования имеем значение поправки 11. При сдвиге влево исходной информации имеем значении 100, для которой правильное значение контрольных разрядов равно 01. Поразрядное сложение исходного значения контрольных разрядов 10 со значением поправки 11 вторым блоком 53 элементов неравнозначности даст правильное значение контрольных разрядов для операции сдвига влево.When the information bits of the example in question are shifted to the left, we obtain the result 100 10. The vector of information for calculating the correction with respect to the initial information corresponds to 010 (we have a zero signal value at the outputs of the second element 80 of ambiguity, a single signal value at the output of the third 81 element of ambiguity, and a zero signal value at the output of the fourth disambiguity element 80. At the output of the first coding unit 57, we have a correction value of 11. When left-shifting the source information, we have a value of 100, for which the correct value of the control bits is 01. The bitwise addition of the initial value of the control bits 10 with the correction value 11 by the second block 53 of unequal elements will give the correct value of the control bits for the left shift operation.

При выполнении логического умножения значение вектора для вычисления поправки к контрольным разрядам осуществляется схемой 48 формирования поправки при выполнении операции ИЛИ путем выполнения операции И относительно одноименных разрядов слагаемых.When performing logical multiplication, the value of the vector for calculating the correction to the control digits is carried out by the correction generating circuit 48 when the OR operation is performed by performing the AND operation with respect to the same category of terms.

Так, например, при выполнении операции ИЛИ относительно информационных разрядов и сложения по mod2 контрольных разрядов первым блоком 52 элементов неравнозначности (фиг.2) чисел А=001 01 и В=011 10 имеем результат 011 11. Операция И относительно информационных разрядов даст значение вектора для вычисления поправки 001. В этом случае значение поправки равно 10. Тогда для рассматриваемого примера имеем результат 011 01, т.е. имеем правильное значение контрольных разрядов.So, for example, when performing an OR operation with respect to information bits and adding control bits in mod2 by the first block 52 of unequal elements (Fig. 2) of the numbers A = 001 01 and B = 011 10 we have the result 011 11. The operation AND with respect to information bits gives the value of the vector to calculate the correction 001. In this case, the correction value is 10. Then for the example in question, we have the result 011 01, i.e. we have the correct value of the control bits.

Аналогичным образом формируется поправка при выполнении логического умножения, только при формировании вектора поправки схемой 49 формирования поправки при выполнении операции И реализуется поразрядная операция ИЛИ относительно одноименных разрядов множимого и множителя.A correction is formed in a similar way when performing logical multiplication, only when the correction vector is formed by the correction formation circuit 49 when the AND operation is performed, the bitwise OR operation is performed relative to the same digits of the multiplier and multiplier.

Для операций логического сложения по mod2 блоком 43 сложения по mod2 и операции отрицания блоком 44 инвертирования формирование поправки к контрольным разрядам не требуется.For operations of logical addition by mod2 by block 43 of addition by mod2 and negation by block 44 of inversion, the formation of an amendment to the control bits is not required.

Значения контрольных разрядов, сформированные вторым блоком 58 кодирования относительно информационных разрядов, полученных при выполнении арифметических и логических операций, поразрядно сравниваются третьим блоком 54 элементов неравнозначности с переданными значениями контрольными разрядами с учетом поправки.The values of the control bits generated by the second coding unit 58 with respect to the information bits obtained by performing arithmetic and logical operations are bitwise compared by the third block 54 of discontinuity elements with the transmitted values of the control bits taking into account the correction.

При отсутствии ошибок на его выходах имеем нулевое значение сигналов.In the absence of errors at its outputs, we have a zero signal value.

Работа процессора начинается с приходом сигнала "Пуск" по входной группе 33 входов устройства обмена процессора с периферийными блоками. По этой команде блок 5 выдает команду на считывание с управляющей памяти 19 содержимого первой ячейки памяти.The processor starts with the arrival of the "Start" signal at the input group 33 of the inputs of the processor exchange device with peripheral units. By this command, block 5 issues a command to read the contents of the first memory cell from the control memory 19.

В первой ячейке памяти расположена команда "Сброс системы", которая устанавливает в исходное состояние регистры и блоки процессора. В счетчик 9 команд записывается "1", устройство управления 1 выдает микрокоманды в следующей последовательности.In the first memory cell is the "System Reset" command, which sets the registers and processor blocks to the initial state. In the counter 9 of the commands is written "1", the control device 1 issues microcommands in the following sequence.

1) На первом такте сигналы микрокоманды и значения контрольных разрядов поступают на выход блока 18 контроля, где проводится обнаружение и коррекция возникающих ошибок в соответствии с функциональной схемой, представленной на фиг.3.1) At the first clock, the micro command signals and the values of the control bits are sent to the output of the control unit 18, where the detection and correction of errors that occur is carried out in accordance with the functional diagram shown in Fig.3.

В этом случае при считывании микрокоманды кодирующей схемой 62 проводится формирование контрольных разрядов принятого кодового набора.In this case, when reading the microcommands by the encoding circuit 62, the control bits of the received code set are formed.

Схемой 63 обнаружения ошибки производится поразрядное сравнение сформированных и переданных значений контрольных разрядов.The error detection circuit 63 performs a bitwise comparison of the generated and transmitted values of the control bits.

В случае возникновения ошибок на выходе группы 64 элементов ИЛИ появится единичный сигнал, свидетельствующий о ее наличии, который при поступлении синхроимпульса на вход элемента 65 И через второй коммутатор 7 поступает на устройство обмена.In the event of errors at the output of the group of 64 OR elements, a single signal will appear indicating its presence, which, when a clock pulse arrives at the input of the 65 And element, is supplied to the exchange device through the second switch 7.

Если ошибок нет, набор микрокоманд поступает на вход считывания счетчика 9 команд и на вход записи регистра 11 адреса, при этом содержимое счетчика 9 команд пересылается в регистр 11 адреса (или через первый коммутатор 6 на адресные входы запоминающего устройства при естественной выборке команд непосредственно со счетчика 9 команд).If there are no errors, the set of microcommands is sent to the input of the counter reading of the instruction 9 and to the input of the write of the address register 11, while the contents of the counter of 9 commands are sent to the address register 11 (or through the first switch 6 to the address inputs of the memory device with a natural selection of commands directly from the counter 9 teams).

2) На втором такте к содержимому счетчика 9 команд прибавляется единица - подготавливается адрес следующей команды.2) On the second measure, the unit is added to the contents of the counter of 9 commands - the address of the next command is prepared.

1) На третьем такте сигналы микрокоманды поступают на вход считывания регистра 11 адреса и на вход считывания содержимого ячейки памяти запоминающего устройства по указанному адресу. При этом команда, хранящаяся в первой ячейке памяти, записывается в регистр 12 числа.1) On the third clock, the micro command signals are sent to the read input of the address register 11 and to the read input of the contents of the memory cell of the storage device at the specified address. In this case, the command stored in the first memory cell is recorded in the register 12 numbers.

2) На четвертом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа, вход второго коммутатора 7 и на вход дешифратора 3 кода операции, где раскодируются, после чего управляющий узел 1 переходит ко второму этапу работы.2) At the fourth clock, the micro command signals are sent to the read input of the 12th register, the input of the second switch 7 and to the input of the decoder 3 of the operation code, where they are decoded, after which the control unit 1 proceeds to the second stage of operation.

Для примера рассмотрим порядок исполнения одной из команд, записанной в регистре 12 числа после выполнения первых четырех тактов.For example, consider the execution order of one of the commands written in the register on the 12th day after the first four measures.

Пусть в поле кода операции команды содержимого регистра 12 числа записана команда сложения содержимого регистра 13 сумматора с числом, расположенным запоминающем устройстве по адресу, указанному в поле адреса регистра 12 числа (при использовании одноадресной команды).Let the command for adding the contents of register 13 of the adder with the number located in the storage device at the address specified in the address field of the register of the number 12 (using a unicast command) be written in the operation code field of the command for the contents of the 12th register.

Управляющий узел 1 при этом выдает следующие микрокоманды:The control node 1 thus issues the following microcommands:

3) На пятом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа, на вход второго коммутатора 7, первого коммутатора 6 и на вход записи регистра 11 адреса (адрес, хранящийся в регистре 12 числа, записывается в регистр 11 адреса, содержимое регистра 12 числа обнуляется).3) At the fifth clock, the micro command signals are sent to the read input of the 12th register, to the input of the second switch 7, the first switch 6, and to the write input of the address register 11 (the address stored in the 12th register is written to the address register 11, the contents of the 12th register zeroed).

4) На шестом такте сигналы микрокоманды подаются на вход считывания регистра 11 адреса, на вход первого коммутатора 6, на вход считывания запоминающего устройства и на вход записи регистра 12 числа (из запоминающего устройства в регистр 12 числа записывается второе слагаемое (считаем, что первое слагаемое уже находится в регистре 13 сумматора).4) At the sixth cycle, the microcommand signals are fed to the read input of address register 11, to the input of the first switch 6, to the read input of the storage device and to the write input of the 12th register (the second term is written from the storage device to the 12th register (we assume that the first term already in register 13 of the adder).

5) На седьмом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа и регистра 13 сумматора, при этом арифметико-логическое устройство осуществляет операцию сложения и запись результата сложения в регистр 13 сумматора следующим образом.5) On the seventh clock, the microcommand signals are fed to the read input of the number register 12 and the adder register 13, while the arithmetic-logic device performs the addition operation and writes the addition result to the adder register 13 as follows.

Результат суммы с выхода сумматора 16 поступает на блок 17 логических операций и контроля (фиг.2), далее устройство работает в соответствии с примером выполнения арифметических операций, приведенным выше. При этом сформированные значения контрольных разрядов относительно полученной операции сравниваются с переданными значениями контрольных разрядов третьим блоком 54 элементов неравнозначности (фиг.2). При отсутствии ошибки на его выходах имеем нулевые значения сигналов. При наличии ошибки и поступлении синхроимпульса на выходе элемента 61 И появится единичное значение сигнала. Информационные и контрольные разряды снимаются соответственно с выходов первой 59 и второй 60 групп элементов И.The result of the sum from the output of the adder 16 is supplied to the block 17 of logical operations and control (figure 2), then the device operates in accordance with the example of arithmetic operations above. In this case, the generated values of the control bits relative to the received operation are compared with the transmitted values of the control bits of the third block 54 of the elements of disambiguation (figure 2). If there is no error at its outputs, we have zero signal values. If there is an error and a clock pulse arrives at the output of element 61 AND, a single signal value appears. Information and control bits are removed respectively from the outputs of the first 59 and second 60 groups of elements I.

Аналогичным образом процессор функционирует при выполнении логических операций.Similarly, the processor operates when performing logical operations.

8) На восьмом такте выдается микрокоманда "Конец операций" осуществляется переход на следующую операцию: блок 5 управления приводится в исходное состояние и выдает разрешение на начало выполнения следующей команды, адрес которой указан в счетчике 9 команд.8) On the eighth step, the micro-command “End of operations” is issued, the transition to the next operation is performed: the control unit 5 is initialized and gives permission to start the next command, the address of which is indicated in the counter of 9 commands.

ИСТОЧНИКИ ИНФОРМАЦИИINFORMATION SOURCES

1. Патент на полезную модель №76479 "Устройство памяти с обнаружением двойных ошибок" / Бородай В.Э., Царьков А.Н., Осипенко П.Н., Бобков С.Г., Павлов А.А., от 04.04.2008 г.1. Patent for utility model No. 76479 "Memory device with detection of double errors" / Boroday V.E., Tsarkov A.N., Osipenko P.N., Bobkov S.G., Pavlov A.A., dated 04.04. 2008 year

2. Калабеков Б.А, Микропроцессоры и их применение в системах передачи и обработки сигналов. М.: Радио и связь, 1988, 368 с.(стр.30, рис.1.3).2. Kalabekov B.A., Microprocessors and their use in signal transmission and processing systems. M .: Radio and communications, 1988, 368 p. (P. 30, Fig. 1.3).

ПРИЛОЖЕНИЕAPPENDIX

1. Введение и постановка задачи1. Introduction and statement of the problem

Характерной особенностью современных средств измерений является широкое использование автоматизированных систем измерения (АИС).A characteristic feature of modern measuring instruments is the widespread use of automated measurement systems (AIS).

Отличительной особенностью АИС от отдельных измерительных приборов, обладающих ограниченными функциональными возможностями, является то, что она включает в свой состав ЭВМ, позволяющую осуществлять централизованное автоматизированное (автоматическое) управление объектом исследования, процессом измерения и обработки измерительной информации [1].A distinctive feature of AIS from individual measuring devices with limited functionality is that it includes a computer that allows centralized automated (automatic) control of the object of study, the process of measuring and processing measurement information [1].

Во многих случаях практики изучаемый объект находится на значительном удалении от потребителя измерительной информации. При этом наряду с задачей получения информации непосредственно от объекта возникает задача передача этой информации по каналу связи от объекта к потребителю.In many cases of practice, the studied object is located at a considerable distance from the consumer of the measurement information. At the same time, along with the task of obtaining information directly from the object, the problem arises of transmitting this information via a communication channel from the object to the consumer.

Независимо от способа передачи сигналы должны быть представлены в форме, удобной для обработки в ЭВМ, обеспечивать однозначность представления сообщений и обладать устойчивостью к искажениям, возникающим по тем или иным причинам в устройствах хранения и передачи информации [1].Regardless of the transmission method, the signals must be presented in a form convenient for processing in a computer, ensure the unambiguity of the presentation of messages, and be resistant to distortions arising for one reason or another in information storage and transmission devices [1].

Необходимость контроля арифметических и логических операций, выполняемых в арифметико-логических устройствах (АЛУ) процессора, объясняется тем, что в этом устройстве осуществляется наиболее сложное преобразование информации, являющееся завершающим этапом работы ЭВМ в целом. Поэтому элементы арифметического устройства (АУ) работают в более напряженных режимах, чем элементы других устройств, что является причиной возникновения сбоев в работе.The need to control arithmetic and logical operations performed in the arithmetic-logic devices (ALU) of the processor is explained by the fact that this device performs the most complex information conversion, which is the final stage of the operation of the computer as a whole. Therefore, the elements of an arithmetic device (AU) operate in more intense conditions than the elements of other devices, which is the cause of malfunctions.

Задача контроля - выявление возникающих сбоев в АУ и устранение последствий этих сбоев.The control task is to identify emerging failures in the AU and eliminate the consequences of these failures.

Эффективность автоматизированных систем измерительной техники в значительной степени определяется достоверностью информации, которая обрабатывается в данных системах [4].The effectiveness of automated systems of measuring technology is largely determined by the reliability of the information that is processed in these systems [4].

В свою очередь, достоверность функционирования цифровых устройств существенно зависит от выбранного метода обнаружения ошибок (обнаруживающей способности выбранного метода контроля информации и аппаратурных затрат, необходимых для реализации данного метода).In turn, the reliability of the operation of digital devices substantially depends on the selected method for detecting errors (the detecting ability of the selected method for monitoring information and hardware costs necessary to implement this method).

В настоящее время широкое распространение получил контроль арифметических операций сложения по модулю, который основан на известных тождествах [2].Currently, control of arithmetic addition operations modulo, which is based on well-known identities, has become widespread [2].

Из теории чисел известно, что любое число можно записать в виде тождества:From the theory of numbers it is known that any number can be written as an identity:

(читается: А сравнимо или тождественно с остатком г_а модуля q), которое устанавливает следующее соотношение между числами А, г_а и q:(read: A is comparable or identical with the remainder g _{a of the} module q), which establishes the following relation between the numbers A, g _a and q:

где А, q, t и г_а - целые числа;where A, q, t and r _a are integers;

А - любое контролируемое n-разрядное число;A - any controlled n-bit number;

q - модуль или делитель;q - module or divider;

t - частное;t is the quotient;

r_а - остаток от деления числа А на модуль q (контрольный код числа А).r _a is the remainder of dividing the number A by the module q (control code of the number A).

Каждому контролируемому n-разрядному числу А придаются еще m дополнительных разрядов, в которые записывается контрольный код, т.е. величина остатка г_а от деления А на mod q, по которому осуществляется контроль.Each controlled n-bit number A is given m additional digits in which the control code is written, i.e. the value of the remainder g _a from dividing A by mod q, by which control is carried out.

При контроле по модулю должно выполняться условие m<n; в противном случае из-за большого объема контрольной аппаратуры надежность контролируемой системы снижается.In modulo control, the condition m <n; otherwise, due to the large amount of control equipment, the reliability of the controlled system is reduced.

При числовом контроле по модулю контрольным кодом числа является остаток от деления самого числа А на mod q. В этом виде контроля справедливо тождество:In numerical control modulo, the control code of the number is the remainder of dividing the number A itself by mod q. In this type of control, the identity is true:

означающее, что сумма чисел сравнима с суммой остатков этих же чисел по одному и тому же модулю.meaning that the sum of the numbers is comparable to the sum of the balances of the same numbers over the same module.

Если q=p, то А≡ a _i modp и контроль не имеет смысла, так как мы контролируем только младший разряд a _i числа А, а старшие разряды не будут принимать участия в образовании остатка и ошибки в этих разрядах не будут выявляться, т.е. контроль будет малоэффективным.If q = p, then А≡ a _i modp and control does not make sense, since we control only the least significant bit a _{i of} number A, and the higher bits will not take part in the formation of the remainder and errors in these bits will not be detected, i.e. e. control will be ineffective.

Гораздо большую обнаруживающую способность имеет метод контроля информации по mod3, однако реализация данного метода требует больших аппаратурных затрат на построение схем сверток и временных затрат, связанных с задержкой прохождения сигнала.The method of controlling information by mod3 has a much greater detecting ability, however, the implementation of this method requires large hardware costs for constructing convolution schemes and time costs associated with the delay in the passage of the signal.

Контрольный код при цифровом контроле есть сумма цифр данного числа - по некоторому модулю.The control code in digital control is the sum of the digits of a given number - modulo some.

В настоящее время для этой цели наиболее широко используется метод контроля на четность, который требует минимальных аппаратурных затрат для обнаружения ошибок двоичного набора.Currently, for this purpose, the parity check method is most widely used, which requires minimal hardware costs for detecting binary set errors.

При q=р (контроль по mod 2) для цифрового контроля тождество (1) выполняется с дополнительным условием, заключающимся в том, что при контроле арифметических операций необходимо учитывать все переносы, возникающие при сложении двух чисел.For q = p (control by mod 2) for digital control, identity (1) is fulfilled with the additional condition that, when controlling arithmetic operations, all transfers arising from the addition of two numbers must be taken into account.

Недостатком данного метода является низкая обнаруживающая способность, так как обнаруживаются только одиночные (нечетные) ошибки.The disadvantage of this method is its low detecting ability, since only single (odd) errors are detected.

В то же время в экстремальных условиях работы АИС (воздействий электромагнитных или радиационных излучений и т.п.) возрастает вероятность появления двойных и ошибок прочей кратности.At the same time, under extreme operating conditions of AIS (exposure to electromagnetic or radiation radiation, etc.), the likelihood of double and errors of other multiplicity increases.

В связи с этим возникает необходимость в разработке метода контроля выполнения арифметических операций, обнаруживающего 100% одиночных ошибок и максимальное количество двойных ошибок при минимальных аппаратурных и временных затратах на декодирование.In this regard, there is a need to develop a method for controlling the performance of arithmetic operations that detects 100% of single errors and the maximum number of double errors with minimal hardware and time costs for decoding.

Для этой цели в данной работе предлагается использовать метод обнаружения ошибок в устройствах хранения и передачи информации, предложенный в работах [3.5].For this purpose, in this paper, it is proposed to use the error detection method in information storage and transmission devices proposed in [3.5].

В этом случае при кодировании двоичного набора с произвольным числом информационных разрядов (пусть число информационных разрядов кратно трем) двоичный набор разбивается на блоки информации, по три разряда в каждом блоке:In this case, when encoding a binary set with an arbitrary number of information bits (let the number of information bits be a multiple of three), the binary set is divided into blocks of information, three bits in each block:

В результате кодирования рассматриваемого двоичного набора предлагаемым методом получим кодовый набор:As a result of encoding the binary set in question by the proposed method, we obtain the code set:

илиor

Обнаружение ошибок производится путем поразрядного сложения по mod2 значений контрольных разрядов r_1C и r_2C, считываемых с устройства хранения информации соответственно со значениями контрольных разрядов r_1П и r_2П, сформированных относительно полученных информационных разрядов:Errors are detected by adding bitwise mod2 values of the control bits r _1C and r _2C , read from the information storage device, respectively, with the values of the control bits r _1P and r _2P , formed relative to the received information bits:

Нулевой результат суммы свидетельствует об отсутствии ошибки и ее наличии в противном случае.A zero result of the sum indicates the absence of an error and its presence otherwise.

Данный метод позволяет обнаруживать 100% одиночных ошибок и до 80% двойных ошибок.This method allows you to detect 100% of single errors and up to 80% of double errors.

2. Обнаружение и исправление ошибок при выполнении арифметических операций2. Detection and correction of errors during arithmetic operations

Преимущественное распространение в современных вычислительных машинах имеют сумматоры параллельного действия, в которых передача чисел и образование суммы происходит одновременно для всех разрядов.Parallel-action adders, in which the transmission of numbers and the formation of the sum occurs simultaneously for all digits, have a predominant distribution in modern computers.

Рассмотрим основные положения метода контроля операции сложения на примере.Consider the main provisions of the method of controlling the operation of addition by an example.

Допустим, требуется сложить два шестиразрядных числа: А=001100 и В=001111. При кодировании данных чисел предлагаемым методом получим кодовые наборы соответственно:Suppose you want to add two six-digit numbers: A = 001100 and B = 001111. When encoding these numbers using the proposed method, we obtain code sets, respectively:

которые будут записаны в устройстве хранения информации.which will be recorded in the information storage device.

Арифметическое суммирование информационных разрядов данных кодовых наборов с учетом переносов даст результат:Arithmetic summation of information bits of data of code sets with allowance for hyphenation will give the result:

Для полученной суммы значения контрольных разрядов должны иметь соответственно значения 00.For the sum obtained, the values of the control bits should have the values 00, respectively.

Однако сложение контрольных разрядов слагаемых по mod 2 даст результат:However, the addition of control bits of the terms in mod 2 will give the result:

который отличается от правильного значения 00.which differs from the correct value of 00.

В связи с этим для формирования правильных значений контрольных разрядов возникает необходимость определения поправки к значению контрольных разрядов S_kmod2.In this regard, for the formation of the correct values of the control bits, it becomes necessary to determine the correction to the value of the control bits S _kmod2 .

Правило формирования поправки может быть получено на основе кодирования информации, учитывающей все переносы, возникающие при сложении двух чисел.The rule for generating amendments can be obtained on the basis of encoding information that takes into account all transfers arising from the addition of two numbers.

Для рассматриваемого примера при сложении информационных разрядов перенос единичных значений сигналов осуществляется в четвертый и пятый разряды (см.9), т.е. информация, учитывающая переносы, имеет вид: S_П=011000.For the example under consideration, when the information bits are added, the unit values of the signals are transferred to the fourth and fifth digits (see 9), i.e. information taking into account transfers has the form: S _P = 011000.

Свойство 1. Формирование поправки П_к к значению контрольных разрядов S_kmod2 осуществляется путем кодирования информации, учитывающей переносы S_П, выбранным методом кодирования.Property 1. The formation of the correction P _to the value of the control bits S _{kmod2 is} carried out by encoding information that takes into account the transfers S _P selected by the encoding method.

Для рассматриваемого примера кодирование значения S_П=011000 предлагаемым методом даст значение поправки П_к=10.For the considered example, the coding of the value of S _P = 011000 by the proposed method will give the correction value P _to = 10.

Поразрядное сложение по mod2 значения S_kmod2=10 и значения поправки П_к=10 даст правильное значение контрольных разрядов для полученной арифметической суммы S=011011.The bitwise addition in mod2 of the value S _kmod2 = 10 and the correction value П _к = 10 will give the correct value of the control bits for the arithmetic sum S = 011011.

В результате имеем правильный кодовый набор суммы:As a result, we have the correct code set for the sum:

S_к=011011 00.S _k = 011011 00.

3. Метод контроля АЛУ при выполнении логических операций3. ALU control method when performing logical operations

Рассмотрим контроль АЛУ на основе предлагаемого метода кодирования при выполнении следующих наиболее распространенных логических операций:Consider ALU control based on the proposed encoding method when performing the following most common logical operations:

а) операции сложения по mod2,a) addition operations according to mod2,

б) операции сдвига,b) shear operations,

в) операции логического сложения,c) operations of logical addition,

г) операции логического умножения,d) operations of logical multiplication,

д) операции инвертирования,e) invert operations,

3.1 Контроль операции сложения по mod23.1 Mod2 addition control

Контроль операции сложения по mod2 рассмотрим на примере.The control of the addition operation by mod2 is considered as an example.

Допустим, требуется сложить два шестиразрядных числа: А=001100 и В=001111. При кодировании данных чисел предлагаемым методом получим кодовые наборы соответственно: А_к=001100 11 и В_к=001111 01, которые будут записаны в устройстве хранения информации. Сложение кодовых наборов по mod2 даст результат:Suppose you want to add two six-digit numbers: A = 001100 and B = 001111. When encoding these numbers using the proposed method, we obtain code sets, respectively: A _k = 001100 11 and B _k = 001111 01, which will be recorded in the information storage device. Adding code sets by mod2 will give the result:

Свойство 1. Результат сложения по mod2 контрольных разрядов слагаемых соответствует результату сложения по mod2 информационных разрядов рассматриваемых слагаемых.Property 1. The result of adding mod2 of the control bits of the terms corresponds to the result of adding mod2 of information bits of the terms being considered.

Данное свойство позволяет контролировать операцию сложения по mod2 и при этом обнаруживать и исправлять возникающие ошибки по правилам предлагаемого метода кодирования.This property allows you to control the addition operation by mod2 and at the same time detect and correct errors that occur according to the rules of the proposed encoding method.

3.2 Контроль операции сдвига3.2 Shear control

Рассмотрим основные положения способа контроля операции сдвига на примере кодового набора, содержащего три информационных разряда:Consider the main provisions of the method of controlling the shift operation on the example of a code set containing three information bits:

А_К=001 01.And _K = 001 01.

Пусть требуется провести операцию сдвига информационных разрядов вправо на один разряд, в результате получим кодовый набор: А_КП=000 01, у которого значение контрольных разрядов, не соответствует полученному результату.Let it be required to carry out the operation of shifting the information bits to the right by one bit, as a result we get the code set: A _KP = 000 01, for which the value of the control bits does not correspond to the result obtained.

В связи с этим возникает необходимость формирования поправки, позволяющей получить набор контрольных разрядов, соответствующий значению информационных разрядов, полученных при сдвиге вправо.In this regard, it becomes necessary to formulate an amendment that allows one to obtain a set of control bits corresponding to the value of information bits obtained by shifting to the right.

Для получения правильного значения контрольных разрядов сформируем поправку к имеющемуся значению контрольных разрядов.To obtain the correct value of the control bits, we will formulate an amendment to the existing value of the control bits.

Значение поправки при сдвиге вправо формируется на основе исходного значения информационных разрядов следующим образом: x₁=0⊕y₃; (0, если в старший разряд не переносится единица из другого регистра, в противном случае x₁=y₁ ⁱ⊕y₃, где y₁ ⁱ - значение сигнала переноса из другого регистра, например в старший разряд регистра дополнительного из младшего разряда регистра сумматора при выполнении операции умножения) x₂=y₃⊕y₂; x₃=y₂⊕y₁.The correction value when shifting to the right is formed on the basis of the initial value of information bits as follows: x ₁ = 0⊕y ₃ ; (0, if a unit from another register is not transferred to the high order, otherwise x ₁ = y ₁ ⁱ ⊕y ₃ , where y ₁ ⁱ is the value of the transfer signal from another register, for example, to the high order of the register from the addend register of the adder register when performing the multiplication operation) x ₂ = y ₃ ⊕y ₂ ; x ₃ = y ₂ ⊕y ₁ .

Для рассматриваемого примера при сдвиге вправо (при отсутствии переноса из другого регистра)А_к=001 01 получимFor the considered example, when shifting to the right (in the absence of transfer from another register), And _to = 001 01 we get

А_КП=000 01.And _KP = 000 01.

Двоичный набор для получения поправки П, равный:The binary set for Amendment P is equal to:

Х_П=(x₁=0, x₂=0, x₃=1).X _P = (x ₁ = 0, x ₂ = 0, x ₃ = 1).

При кодировании данного набора предлагаемым методом получим значение поправки П_П=01.When coding this set by the proposed method, we obtain the correction value P _P = 01.

Сложение по mod2 исходного значения контрольных разрядов со значением поправки даст правильное значение контрольных разрядов при сдвиге информационных разрядов вправо:Adding mod2 to the original value of the control bits with the correction value will give the correct value of the control bits when shifting the information bits to the right:

При сдвиге информационных разрядов влево значение поправки формируется на основе исходного значения информационных разрядов следующим образом: x₁=y₃⊕y₂; x₂=y₂⊕y₁; x₃=y₃ ⁱ⊕y₁ When the information bits are shifted to the left, the correction value is formed based on the initial value of the information bits as follows: x ₁ = y ₃ ⊕y ₂ ; x ₂ = y ₂ ⊕y ₁ ; x ₃ = y ₃ ⁱ ⊕y ₁

(х₃=y₃ ⁱ⊕y₁, где у₃ ⁱ - значение сигнала переноса старшего разряда одного регистра в младший разряд другого).(x ₃ = y ₃ ⁱ ⊕y ₁ , where y ₃ ⁱ is the value of the signal of transfer of the highest order of one register to the lowest level of the other).

Пусть требуется провести операцию сдвига влево(при отсутствии переноса из другого регистра) на один разряд для двоичного набора А_К=001 01, в результате получим кодовый набор: А_КЛ=010 01, у которого значение контрольных разрядов не соответствует полученному результату (значению контрольных разрядов, равному 11).Let it be required to carry out the shift operation to the left (in the absence of transfer from another register) by one bit for the binary set A _K = 001 01, as a result we get the code set: A _KL = 010 01, for which the value of the control bits does not correspond to the result obtained (the value of the control bits equal to 11).

Информация для поправки имеет вид: Х_Л==(x₁=0, x₂=1, x₃=1).The information for the correction has the form: X _L == (x ₁ = 0, x ₂ = 1, x ₃ = 1).

При кодировании данного набора предлагаемым методом получим значение поправки П_Л=10.When coding this set by the proposed method, we obtain the correction value P _L = 10.

Сложение по mod2 исходного значения контрольных разрядов со значением поправки даст правильное значение контрольных разрядов при сдвиге информационных разрядов влево:Adding mod2 to the original value of the control bits with the correction value will give the correct value of the control bits when shifting the information bits to the left:

Свойство 2. Сложение по mod2 исходного значения контрольных разрядов со значением поправки при сдвиге вправо (влево) даст правильное значение контрольных разрядов при сдвиге информационных разрядов.Property 2. Adding mod2 to the original value of the control bits with the correction value when shifting to the right (left) will give the correct value of the control bits when shifting the information bits.

Данное свойство позволяет контролировать операцию сдвига и при этом обнаруживать и исправлять возникающие ошибки по правилам предлагаемого метода кодирования.This property allows you to control the shift operation and at the same time detect and correct errors that occur according to the rules of the proposed encoding method.

3.3 Контроль выполнения логической операции ИЛИ3.3 Monitoring the execution of a logical operation OR

Рассмотрим основные положения способа контроля операции ИЛИ на примере.Consider the main provisions of the method of controlling the operation OR by example.

Допустим, требуется выполнить логическую операцию ИЛИ относительно двух шестиразрядных числа: А=001100 и В=001111. При кодировании данных чисел предлагаемым методом получим кодовые наборы соответственно: А_К=001100 11 и В_К=001111 01, которые будут записаны в устройстве хранения информации.Suppose you want to perform a logical OR operation with respect to two six-digit numbers: A = 001100 and B = 001111. When encoding these numbers using the proposed method, we obtain code sets, respectively: A _K = 001100 11 and B _K = 001111 01, which will be recorded in the information storage device.

Логическое сложение информационных разрядов кодовых наборов и сложение по mod2 контрольных разрядов даст результат:Logical addition of information bits of code sets and addition of control bits by mod2 will give the result:

В этом случае значение контрольных разрядов не соответствует полученному результату (правильное значение контрольных разрядов имеет значение 01).In this case, the value of the control bits does not correspond to the result obtained (the correct value of the control bits is 01).

В связи с этим возникает необходимость формирования поправки, позволяющей получить набор контрольных разрядов, соответствующий значению информационных разрядов, полученных при выполнении операции логического сложения.In this regard, it becomes necessary to formulate an amendment, which allows one to obtain a set of control bits corresponding to the value of information bits obtained during the logical addition operation.

Для формирования поправки построим двоичный набор, используя логическую операцию И относительно информационных разрядов рассматриваемых чисел, в результате получим кодовый набор: 001100.To form the correction, we construct a binary set using the logical operation AND with respect to the information bits of the numbers in question, as a result we get the code set: 001100.

Кодирование полученного двоичного набора выбранным методом кодирования даст значения поправки к контрольным разрядам при выполнении операции ИЛИ:The encoding of the received binary set by the selected encoding method will give the correction values to the control bits during the OR operation:

П_ИЛИ=11P _OR = 11

Сложение по mod2 полученного значения контрольных разрядов со значением поправки даст правильное значение контрольных разрядов для рассматриваемой операции:The mod2 addition of the obtained value of the control bits with the correction value will give the correct value of the control bits for the operation in question:

Свойство 3. Операция сложения по mod2 полученных значений контрольных разрядов и значения поправки, сформированной на основе кодирования информации, полученной при выполнении логической операции И относительно информационных разрядов, даст правильное значение контрольных разрядов.Property 3. The operation of adding, by mod2, the obtained values of the control bits and the correction value generated on the basis of the coding of information obtained by performing the logical operation AND with respect to the information bits, will give the correct value of the control bits.

3.4 Контроль выполнения логической операции И3.4 Monitoring the execution of logical operations AND

Рассмотрим основные положения способа контроля операции И на примере.Consider the main provisions of the method of controlling the operation And on an example.

Допустим, требуется выполнить логическую операцию И относительно двух шестиразрядных числа: А=0011 00 и В=0011 11. При кодировании данных чисел предлагаемым методом получим кодовые наборы соответственно: А_К=00110011 и В_К=00111101, которые будут записаны в устройстве хранения информации.Suppose you want to perform a logical operation AND on two six-digit numbers: A = 0011 00 and B = 0011 11. When encoding these numbers using the proposed method, we obtain code sets, respectively: A _K = 00110011 and B _K = 00111101, which will be recorded in the information storage device .

Логическое умножение информационных разрядов кодовых наборов и сложение по mod2 контрольных разрядов даст результат:Logical multiplication of information bits of code sets and addition of control bits by mod2 will give the result:

В этом случае значение контрольных разрядов не соответствует полученному результату (правильное значение контрольных разрядов имеет значение 11).In this case, the value of the control bits does not correspond to the result obtained (the correct value of the control bits is 11).

Для формирования поправки построим двоичный набор, используя операцию логическую ИЛИ относительно информационных разрядов рассматриваемых чисел, в результате получим кодовый набор: 001 111.To form the correction, we construct a binary set using the logical OR operation with respect to the information bits of the numbers in question, as a result we obtain the code set: 001 111.

Кодирование полученного двоичного набора выбранным методом кодирования даст значения поправки к контрольным разрядам при выполнении операции И:The encoding of the obtained binary set by the selected encoding method will give the correction values to the control bits during the operation AND:

П_И=01P _I = 01

Свойство 5. Операция сложения по mod2 полученных значений контрольных разрядов и значения поправки, сформированной на основе кодирования информации, полученной при выполнении логической операции ИЛИ относительно информационных разрядов, даст правильное значение контрольных разрядов.Property 5. The operation of adding, by mod2, the obtained values of the control bits and the correction value generated on the basis of the coding of information obtained by performing the logical OR operation with respect to the information bits, will give the correct value of the control bits.

3.5 Контроль выполнения логической операции НЕ3.5 Logical operation control NOT

Рассмотрим основные положения способа контроля операции инверсии на примере.Consider the main provisions of the method of controlling the inversion operation by example.

Допустим, требуется выполнить логическую операцию НЕ для кодового набора: А_К=001100 11Suppose you want to perform a logical operation NOT for code dialing: А _К = 001100 11

При выполнении операции НЕ для информационных разрядов получим кодовый набор А_К=110 011 11, у которого значения контрольных разрядов соответствуют правильному значению контрольных разрядов.When performing the operation NOT for information bits, we obtain the code set A _K = 110 011 11, in which the values of the control bits correspond to the correct value of the control bits.

Свойство 6. Значения контрольных разрядов при выполнении логической операция НЕ имеют правильное значение.Property 6. The values of the control bits during the logical operation do NOT have the correct value.

Таким образом, предлагаемый метод обнаружения ошибок позволяет обнаруживать все одиночные ошибки и максимальное количество двойных ошибок АЛУ при незначительном увеличении аппаратурных затрат по отношению к методу контроля на четность, без снижения быстродействия обработки информации.Thus, the proposed error detection method allows to detect all single errors and the maximum number of double errors of ALU with a slight increase in hardware costs in relation to the parity control method, without reducing the speed of information processing.

ИСТОЧНИКИ ИНФОРМАЦИИINFORMATION SOURCES

1. Куликовский К.Л., Купер В.Я. Методы и средства измерений. M.: - Энергоатомиздат, 1986, 447 с.1. Kulikovsky K.L., Cooper V.Ya. Methods and means of measurement. M .: - Energoatomizdat, 1986, 447 p.

2. Путинцев Н.Д. Аппаратный контроль управляющих цифровых вычислительных машин. М.: Советское радио, 1966, 424 с.2. Putintsev N.D. Hardware control of control digital computers. M .: Soviet Radio, 1966, 424 p.

3. Павлов А.А., Павлов П.А. Царьков А.Н., Хоруженко О.В. Функционально-кодовый контроль ошибок в автоматизированных системах измерительной техники. // Измерительная техника, 2009, №9, с.3-5.3. Pavlov A.A., Pavlov P.A. Tsarkov A.N., Khoruzhenko O.V. Functional code error control in automated systems of measuring equipment. // Measuring equipment, 2009, No. 9, p.3-5.

4. Щербаков Н.С. Достоверность работы цифровых устройств. М.: Машиностроение, 1989, 224 с.4. Scherbakov N.S. Reliability of digital devices. M .: Engineering, 1989, 224 p.

5. A.A.Pavlov, P.A.Pavlov A.N.Tsarkov and O.V.Khoruzheko. Functional cod error monitoring in computerized data-acquisiti systems. / Measurement Techniques, Springer New York, V0f. 52, №9, 2009, p.891-893.5. A.A. Pavlov, P.A. Pavlov, A.N. Tsarkov and O.V. Khoruzheko. Functional cod error monitoring in computerized data-acquisiti systems. / Measurement Techniques, Springer New York, V0f. 52, No. 9, 2009, p. 891-893.

Claims

A processor of increased reliability of operation, comprising a control unit, an operation unit, the first inputs of the control unit are processor inputs, a second group of inputs of the control unit is connected to the first outputs of the operation unit, the outputs of the control unit are connected to the first inputs of the operation unit, the second inputs of which are data inputs, and the second outputs are data outputs, characterized in that it further comprises an operation code decoder, a clock, a control unit, the first switch, second switch, third switch, instruction counter, shift counter, address register, number register, adder register, additional register, additional code register, adder, control unit, control memory, logical operations and control unit, including a logical addition unit according to mod2 , invert block, logical addition block, logical multiplication block, correction formation functional diagram for performing arithmetic operations, correction correction functional diagram for performing operations LI, a functional diagram of the formation of the amendment when performing the operation AND, the functional diagram of the formation of the amendment when performing the shift operation, the delay element, the first block of the elements of the discontinuity, the second block of the elements of the discontinuity, the third block of the elements of the discontinuity, the first block of the elements of OR, the second block of the elements of OR, the coding , the first block of AND elements, the second block of AND elements, the AND element, the outputs of the exchange device are connected to the first input of the control unit and to the first input of the second switch, the second inputs which are connected to the outputs of the storage device, the first outputs of the second switch go to the input of the exchange device, the second outputs go to the input of the storage device, and the third outputs are connected respectively to the first inputs of the command counter, shift counter, number register, adder register, additional register, additional register, additional register code, to the inputs of the decoder of the operation code, to the second inputs of the control unit, to the first input of the first switch, the first output of which is connected to the first input of the address register ca, the third input of the control unit is connected to the outputs of the decoder of the operation code, and the fourth input is connected to the outputs of the clock generator, and the fifth input is connected to the first output of the control memory, the first output of the control unit is connected to the input of the control memory, the first outputs of which are connected to the first inputs control unit, the second output of the control unit is connected to the second input of the first switch, the third and fourth inputs of which are connected respectively to the outputs of the address register and command counter, and from the second output the address of the memory cell of the storage device is removed, the third output of the control unit is connected respectively to the second inputs of the control unit, to the second inputs of the command counter, shift counter, address register, number register, adder register, additional register, additional code register, to the first group of inputs of the third switch , to the third group of inputs of the second switch, to the first group of inputs of the block of logical operations and control and is the output of the clock pulses, the second, third, fourth fifth outputs control memory are connected to the third and fourth fifth and sixth inputs of the control unit, while the second output is connected to the fourth input of the second switch, and the third, fourth and fifth outputs of the control memory unit are connected to the third, fourth, fifth and sixth inputs of the command counter, counter shifts, address register, number register, adder register, additional register, additional code register, to the first group of inputs of the third switch, to the third group of inputs of the second switch, to the first group of inputs of bl as logical operations and control and are the outputs of control signals, read signals, write signals, signals to set the devices to zero, the sixth output of the control memory unit is connected to the fifth input of the control unit, the outputs of the number register, adder register, additional register, additional code register are connected to the second inputs of the third switch and to the fifth inputs of the second switch, the output of the shift counter is connected to the sixth inputs of the second switch, the first outputs of the third switch under are connected respectively to the inputs of the adder and to the second inputs of the block of logical operations and control, the outputs of the adder are connected to the third inputs of the block of logical operations and control, the second, third, fourth, fifth, sixth, seventh and eighth outputs of the third switch are connected to the fourth, fifth, sixth , seventh, eighth, ninth and tenth inputs of the logical operations and control unit, the outputs of which are connected to the seventh, eighth and ninth inputs of the second switch.