RU2625528C1 - Arithmetic unit - Google Patents

Arithmetic unit Download PDF

Info

Publication number
RU2625528C1
RU2625528C1 RU2016119204A RU2016119204A RU2625528C1 RU 2625528 C1 RU2625528 C1 RU 2625528C1 RU 2016119204 A RU2016119204 A RU 2016119204A RU 2016119204 A RU2016119204 A RU 2016119204A RU 2625528 C1 RU2625528 C1 RU 2625528C1
Authority
RU
Russia
Prior art keywords
input
adder
inputs
control
outputs
Prior art date
Application number
RU2016119204A
Other languages
Russian (ru)
Inventor
Наталья Николаевна Гершунина
Инга Николаевна Булатникова
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ")
Priority to RU2016119204A priority Critical patent/RU2625528C1/en
Application granted granted Critical
Publication of RU2625528C1 publication Critical patent/RU2625528C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

FIELD: physics.
SUBSTANCE: device contains three sheared register, two switching units, three adder-subtractors, three elements and combinational combiner, logic element, and the element of time delay.
EFFECT: improving the multiplication accuracy.
1 dwg

Description

Изобретение относится к цифровой вычислительной технике и может применяться в составе арифметических устройств цифровых вычислительных машин.The invention relates to digital computing and can be used as part of arithmetic devices of digital computers.

Известно арифметическое устройство, предназначенное для решения задач с большим числом тригонометрических функций, содержащее сдвиговые регистры, сумматоры-вычитатели и коммутирующие блоки, элемент И [А.с. СССР 547765, 1977 г.].Known arithmetic device designed to solve problems with a large number of trigonometric functions, containing shift registers, adders-subtracters and switching blocks, the element And [A. USSR 547765, 1977].

Недостатком устройства является отсутствие в его наборе команд, операции вычисления произведения двух двоичных чисел за одну операцию.The disadvantage of this device is the absence in its instruction set, the operation of computing the product of two binary numbers in one operation.

Наиболее близким по технической сущности к предлагаемому является арифметическое устройство [А.с. СССР 746508, 1980 г.], выполняющее в том числе и умножение двух двоичных чисел. Оно содержит три сдвиговых регистра, два коммутирующих блока, три сумматора-вычитателя и первый элемент И, причем разрядные выходы первого и второго сдвиговых регистров соединены с соответствующими входами соответственно первого и второго коммутирующих блоков, управляющие входы которых подключены к первому управляющему входу устройства, выходы младших разрядов каждого из сдвиговых регистров подключены к первым входам соответствующих сумматоров-вычитателей, выходы которых являются выходами устройства, и подключены к входам старших разрядов соответствующих сдвиговых регистров и ко второму, третьему и четвертому управляющим входам устройства, второй вход первого сумматора-вычитателя соединен с выходом первого элемента И, первый вход которого подключен к выходу второго коммутирующего блока, второй вход - к запрещающему входу устройства, управляющие входы первого и третьего сумматоров-вычитателей соединены с пятым управляющим входом, устройства, второй вход третьего сумматора-вычитателя подключен к первому разрешающему входу устройства, второй и третий элементы И, выходы которых подключены ко второму и третьему входам второго сумматора-вычитателя.The closest in technical essence to the proposed is an arithmetic device [A.S. USSR 746508, 1980], including the multiplication of two binary numbers. It contains three shift registers, two switching blocks, three adders-subtracters and the first element AND, and the bit outputs of the first and second shift registers are connected to the corresponding inputs of the first and second switching blocks, the control inputs of which are connected to the first control input of the device, the outputs of the lower bits of each of the shift registers are connected to the first inputs of the corresponding adders-subtracters, the outputs of which are the outputs of the device, and connected to the inputs of the senior stages of the corresponding shift registers and to the second, third and fourth control inputs of the device, the second input of the first adder-subtractor is connected to the output of the first element And, the first input of which is connected to the output of the second switching unit, the second input to the inhibit input of the device, the control inputs of the first and the third adder-subtractor connected to the fifth control input of the device, the second input of the third adder-subtractor is connected to the first enable input of the device, the second and third elements And, the outputs of which are connected to the second and third inputs of the second adder-subtractor.

Однако точность работы такого арифметического устройства в режиме вычисления произведения низкая ввиду того, что в нем не производится оптимальное округление множимого после сдвига его вправо перед подсуммированием частичных сумм произведения.However, the accuracy of such an arithmetic device in the product calculation mode is low due to the fact that it does not optimally round the multiplicand after shifting it to the right before adding up the partial sums of the product.

Задачей настоящего изобретения является повышение точности функционирования арифметического устройства.The objective of the present invention is to improve the accuracy of the arithmetic device.

Технический результат предлагаемого изобретения - возможность получения более точного произведения двух двоичных чисел за одну операцию.The technical result of the invention is the ability to obtain a more accurate product of two binary numbers in one operation.

Технический результат достигается предложенным арифметическим устройством, которое содержит три сдвиговых регистра, два коммутирующих блока, три сумматора-вычитателя, первый, второй и третий элементы И, причем разрядные выходы первого и второго сдвиговых регистров соединены с соответствующими входами соответственно первого и второго коммутирующих блоков, управляющие входы которых подключены к первому управляющему входу устройства, выходы младших разрядов каждого из сдвиговых регистров подключены к первым входам соответствующих сумматоров-вычитателей, выходы которых являются выходами устройства, и подключены к входам старших разрядов соответствующих сдвиговых регистров и ко второму, третьему и четвертому управляющим входам устройства, второй вход первого сумматора-вычитателя соединен с выходом первого элемента И, второй вход - к запрещающему входу устройства, управляющие входы первого и третьего сумматоров-вычитателей соединены с пятым управляющим входом устройства, второй вход третьего сумматора-вычитателя подключен к первому разрешающему входу устройства, выходы второго и третьего элементов И подключены ко второму и третьему соответственно входам второго сумматора-вычитателя, при этом в арифметическое устройство дополнительно введены комбинационный сумматор, элемент временной задержки и логический элемент И, по входу соединенный с младшим разрядом первого сдвигового регистра и через элемент временной задержки с первым входом устройства, а по выходу - с младшим разрядом первого входа комбинационного сумматора, на остальные (n-1) разряды которого поданы логические "0", а на второй вход - код множимого от первого сдвигового регистра.The technical result is achieved by the proposed arithmetic device, which contains three shift registers, two switching blocks, three adders-subtracters, first, second and third elements AND, and the bit outputs of the first and second shift registers are connected to the corresponding inputs of the first and second switching blocks, respectively the inputs of which are connected to the first control input of the device, the outputs of the least significant bits of each of the shift registers are connected to the first inputs of the corresponding subtractors, the outputs of which are the outputs of the device, and are connected to the inputs of the upper bits of the corresponding shift registers and to the second, third and fourth control inputs of the device, the second input of the first adder-subtractor is connected to the output of the first element And, the second input to the inhibit input of the device the control inputs of the first and third adders-subtractors are connected to the fifth control input of the device, the second input of the third adder-subtractor is connected to the first enable input of the device, the outputs of the second and third elements And are connected to the second and third inputs of the second adder-subtracter, respectively, while the combinational adder, the time delay element and the logical element And, connected to the least significant bit of the first shift register and through the time delay element, are additionally introduced into the arithmetic device with the first input of the device, and the output with the least significant bit of the first input of the combinational adder, the remaining (n-1) bits of which are given logical "0", and the second input is the code nozhimogo from the first shift register.

Введение комбинационного сумматора, элемента временной задержки и логического элемента И с их связями с другими блоками позволило провести оптимальное округление множимого после его очередного сдвига вправо перед подсуммированием частичных сумм произведения.The introduction of the combinational adder, the time delay element, and the AND logic element with their connections to other blocks allowed optimal rounding of the multiplier after its next shift to the right before adding up the partial sums of the product.

Предложенное устройство имеет изобретательский уровень, так как из опубликованных научных данных и существующих технических решений явным образом не следует, что заявляемая совокупность блоков, узлов и связей между ними позволяют повысить точность функционирования устройства при определении произведения двух чисел.The proposed device has an inventive step, since it does not explicitly follow from published scientific data and existing technical solutions that the claimed combination of blocks, nodes and the connections between them can improve the accuracy of the device when determining the product of two numbers.

Предложенное арифметические устройство промышленно применимо, поскольку его техническая реализация возможна с использованием типовых элементов микроэлектронной техники (интегральных логических схем).The proposed arithmetic device is industrially applicable, since its technical implementation is possible using typical elements of microelectronic technology (integrated logic circuits).

На фиг. показана структурная схема арифметического устройства. Устройство содержит входы 1, 2, 3, 4, 5, 6, 7 и 8, выходы устройства 9, 10 и 11, первый коммутирующий блок 12, второй сумматор-вычитатель 13, второй коммутирующий блок 14, первый сдвиговый регистр 15, второй сдвиговый регистр 16, третий сдвиговый регистр 17, первый сумматор-вычитатель 18, первый элемент 19 И, третий сумматор-вычитатель 20, второй элемент 21 И, третий элемент 22 И, запрещающий вход 23 устройства, кроме того, оно содержит комбинационный сумматор 24, логический элемент И 25 и элемент временной задержки 26.In FIG. shows a block diagram of an arithmetic device. The device contains inputs 1, 2, 3, 4, 5, 6, 7 and 8, device outputs 9, 10 and 11, a first switching unit 12, a second adder-subtractor 13, a second switching unit 14, a first shift register 15, a second shift register 16, the third shift register 17, the first adder-subtractor 18, the first element 19 AND, the third adder-subtractor 20, the second element 21 AND, the third element 22 And, prohibiting the input 23 of the device, in addition, it contains a combinational adder 24, logical element And 25 and the element of time delay 26.

В предлагаемое устройство при вычислении произведения на вход 1 поступают управляющие сигналы, по которым в коммутирующих блоках 12 и 14 осуществляются сдвиги вправо чисел, содержащихся в первом и втором сдвиговых регистрах 15 и 16, а на вход 5 подается сигнал запрета. Во внешнем блоке управления вход 6 устройства соединяется с входом устройства 8 и на оба эти входа подается управляющий оператор, получаемый на выходе устройства 11 и анализируемый во внешнем блоке управления. На вход 7 устройства подается из устройства управления сигнал запрета только на втором шаге вычисления.In the proposed device, when calculating the product, input 1 receives control signals, according to which the switching blocks 12 and 14 are shifted to the right of the numbers contained in the first and second shift registers 15 and 16, and a ban signal is input to input 5. In the external control unit, the input 6 of the device is connected to the input of the device 8 and a control operator is received at both of these inputs, obtained at the output of the device 11 and analyzed in the external control unit. At the input 7 of the device, a prohibition signal is supplied from the control device only at the second calculation step.

В исходном состоянии множимое А содержится в первом сдвиговом регистре 15, множитель В - в третьем сдвиговом регистре 17, а второй сдвиговый регистр 16 находится в нулевом состоянии. В процессе вычисления во втором сдвиговом регистре 16 происходит накопление сдвинутых множимых и в конце вычисления содержится окончательный результат.In the initial state, the multiplier A is contained in the first shift register 15, the factor B is in the third shift register 17, and the second shift register 16 is in the zero state. In the process of calculation in the second shift register 16, the accumulation of shifted multipliers occurs and at the end of the calculation contains the final result.

При подаче на вход 5 сигнала "Запрет" на второй вход первого сумматора-вычитателя 18 с выхода первого элемента 19 И поступает сигнал, равный нулю. Благодаря этому множимое А, поданное на вход 2, в процессе вычисления сохраняется в первом сдвиговом регистре 15 неизменным при установках первого 18 сумматора-вычитателя как на сложение, так и на вычитание. Управляющий оператор устанавливает второй сумматор-вычитатель 13 на противоположное действие по сравнению с первым 18 и третьим 20 сумматорами-вычитателями. Вычисление произведения Z=А⋅В выполняется за (n+1) шагов, где n - число разрядов в сдвиговых регистрах арифметического устройства.When applying to the input 5 of the signal "Prohibition" to the second input of the first adder-subtractor 18 from the output of the first element 19 And a signal equal to zero is received. Due to this, the multiplied A supplied to input 2 is kept unchanged in the first shift register 15 during the calculation of the first 18 adder-subtractor, both for addition and subtraction. The control operator sets the second adder-subtractor 13 to the opposite effect compared to the first 18 and third 20 adders-subtracters. The calculation of the product Z = А⋅В is performed in (n + 1) steps, where n is the number of digits in the shift registers of the arithmetic device.

На первом шаге проверяется знак множителя В. Из устройства управления на управляющие входы 6 и 8 поступает сигнал запрета. Этот сигнал закрывает второй и третий элементы 21 И и 22 И и устанавливает третий сумматор-вычитатель 20 на сложение. На второй вход второго сумматора-вычитателя 13 поступает "0", второй сдвиговый регистр 16 при выполнении первого шага продолжает сохранять нулевое состояние, значение сигнала на входе 7 устройства при выполнении первого шага безразлично.At the first step, the sign of the factor B is checked. From the control device to the control inputs 6 and 8, a prohibition signal is received. This signal closes the second and third elements 21 And and 22 And and sets the third adder-subtractor 20 to add. At the second input of the second adder-subtractor 13, a “0” is received, the second shift register 16, while performing the first step, continues to maintain a zero state, the value of the signal at the input 7 of the device is indifferent when performing the first step.

На вход 7 устройства из блока памяти поступает константа 2n, которая суммируется третьим сумматором-вычитателем 20 с множителем В, находящимся в третьем сдвиговом регистре 17. На выходе 11 третьего сумматора-вычитателя 20 образуется сумма Bi=В+2°, которая вновь засылается в третий сдвиговый регистр 17. В зависимости от Bi≥0 или Bi<0 в устройстве управления определяется значение управляющего оператора ξi для второго шагаThe input 7 of the device from the memory unit receives a constant 2 n , which is summed by the third adder-subtractor 20 with a factor B located in the third shift register 17. At the output 11 of the third adder-subtractor 20, the sum B i = B + 2 ° is formed, which again is sent to the third shift register 17. Depending on B i ≥0 or B i <0, the value of the control operator ξ i for the second step is determined in the control device

Figure 00000001
Figure 00000001

На втором шаге выполняется коррекция множителя В в зависимости от значения ξ1 {0,1}. Из блока управления на вход 7 поступает сигнал запрета, устанавливающий второй сумматор-вычитатель 13 на вычитание, а на входы 6 и 8 поступает управляющий оператор ξ1.At the second step, the correction of the factor B is performed depending on the value of ξ 1 {0,1}. From the control unit to the input 7, a prohibition signal is received, which sets the second adder-subtractor 13 to subtract, and the control operator ξ 1 arrives at inputs 6 and 8.

При ξ=0 (В<0) второй элемент 21 И закрыт, множимое А на второй вход второго сумматора-вычитателя 13 не поступает, и второй сдвиговый регистр 16 продолжает сохранять нулевое состояние. При ξ=1 (В≥0) второй элемент 21 И открыт, множимое без сдвига поступает на второй вход второго сумматора-вычитателя 13 и вычитается из нуля, содержащегося до этого во втором сдвиговом регистре 16.When ξ = 0 (B <0), the second element 21 AND is closed, the multiplied A does not arrive at the second input of the second adder-subtractor 13, and the second shift register 16 continues to maintain a zero state. When ξ = 1 (B≥0), the second element 21 AND is open, the multiplicative without a shift goes to the second input of the second adder-subtractor 13 and is subtracted from zero, which was previously contained in the second shift register 16.

Полученный дополнительный код множимого Адоп вновь поступает во второй сдвиговый регистр 16, определяя содержимое второго сдвигового регистра 16 после выполнения 2-го шага как 0-ξ1⋅А=ξ1⋅Aдоп.The obtained additional code of the multiplicable A supplementary enters again into the second shift register 16, determining the contents of the second shift register 16 after completing the 2nd step as 0-ξ 1 ⋅A = ξ 1 ⋅A add .

Управляющее воздействие ξ1, поданное на вход 6, выполняет соответствующую установку сумматора-вычитателя 20The control action ξ 1 , applied to input 6, performs the corresponding installation of the adder-subtractor 20

Figure 00000002
Figure 00000002

На вход 7 из блока памяти поступает число 2-1 и на выходе 11 третьего сумматора-вычитателя 20 образуется число В2=В1-signB1⋅2-1, которое вновь поступает в третий сдвиговый регистр 17. Знак этого числа при появлении его на выходе 11 анализируется в блоке управления и определяет управляющий оператор ξ2 для третьего шага.At the input 7 from the memory block, the number 2 -1 is received and at the output 11 of the third adder-subtractor 20, the number В 2 = В 1 -signB 1 ⋅ 2 -1 is formed , which again enters the third shift register 17. The sign of this number when it appears at the output 11, it is analyzed in the control unit and determines the control operator ξ 2 for the third step.

Начиная с третьего шага в первом коммутирующем блоке 12 происходят сдвиги множимого вправо на каждом шаге на один разряд, во втором сдвиговом регистре 16 накапливается произведение, а на вход 7 из блока управления подается сигнал разрешения.Starting from the third step in the first switching unit 12, shifts of the multiplicable to the right occur at each step by one bit, the product is accumulated in the second shift register 16, and an enable signal is input to input 7 from the control unit.

В результате выполнения 3-го шага в третьем сдвиговом регистре 17 имеет место сумма ξ1⋅Aдоп+ξ2⋅А⋅2-1.As a result of the third step, in the third shift register 17, the sum ξ 1 ⋅A extra + ξ 2 ⋅A⋅2 -1 takes place.

Для определения управляющего воздействия следующего (четвертого) шага из блока памяти на вход 7 поступает число 2-2, на выходе третьего сумматора-вычитателя 20 образуется число В3=В2-signB2⋅2-2, которое снова записывается в третий сдвиговый регистр 17.To determine the control action of the next (fourth) step, from the memory block, the input 2 receives the number 2 -2 , the output of the third adder-subtractor 20 produces the number B 3 = B 2 -signB 2 ⋅ 2 -2 , which is again written in the third shift register 17.

В каждом такте (итерации) на вход 1 поступают управляющие сигналы. Они поступают через элемент 26 временной задержки на вход логического элемента И 25, на второй вход которого приходит значение младшего разряда первого сдвигового регистра 15 (множимое А).In each cycle (iteration), input 1 receives control signals. They come through the element 26 of the time delay to the input of the logical element And 25, the second input of which comes the value of the least significant bit of the first shift register 15 (multiplicable A).

Далее происходят действия по оптимальному округлению множимого перед его сдвигом вправо: если его младший разряд равен 1, то посылается сигнал "1" на самый младший разряд комбинационного сумматора 24, на остальные разряды - "0". В то же время на второй вход комбинационного сумматора 24 подается множимое от первого сдвигового регистра 15. В результате этого его содержимое скорректируется перед сдвигом вправо на один разряд вправо, с учетом минимальной ошибки от потери младшего разряда. Округленное по правилам меньшей ошибки значение множимого используется при умножении двух чисел. Роль элемента временной задержки 26 заключается в устранении "гонок" в электронных цепях.Next, steps are taken to optimally round the multiplier before shifting to the right: if its least significant bit is 1, then the signal "1" is sent to the least significant bit of the combination adder 24, and to the remaining bits - "0". At the same time, the second input of the combinational adder 24 is supplied multiplied by the first shift register 15. As a result, its contents are adjusted before the shift to the right by one bit to the right, taking into account the minimum error from the loss of the least significant bit. The value of the multiplier rounded by the rules of a smaller error is used when multiplying two numbers. The role of the time delay element 26 is to eliminate the "races" in the electronic circuits.

После выполнения (n+1) шагов, где n равно числу разрядов в сдвиговых регистрах арифметического устройства, во втором сдвиговом регистре 16 содержится произведение Z=А⋅В при изменении сомножителей и результата в пределах -1≤A<1; -1≤B<1; -1<Z<1.After completing (n + 1) steps, where n is equal to the number of bits in the shift registers of the arithmetic device, the second shift register 16 contains the product Z = А⋅В when the factors and the result change within -1≤A <1; -1≤B <1; -1 <Z <1.

В конце операции результат Zn может быть выведен по линии 11.At the end of the operation, the result Z n can be displayed on line 11.

Эффективность изобретения заключается в повышении точности умножения двух двоичных чисел за одну операцию.The effectiveness of the invention lies in increasing the accuracy of the multiplication of two binary numbers in one operation.

Claims (1)

Арифметическое устройство, содержащее три сдвиговых регистра, два коммутирующих блока, три сумматора-вычитателя и первый элемент И, причем разрядные выходы первого и второго сдвиговых регистров соединены с соответствующими входами соответственно первого и второго коммутирующих блоков, управляющие входы которых подключены к первому управляющему входу устройства, выходы младших разрядов каждого из сдвиговых регистров подключены к первым входам соответствующих сумматоров-вычитателей, выходы которых являются выходами устройства, и подключены к входам старших разрядов соответствующих сдвиговых регистров и ко второму, третьему и четвертому управляющим входам устройства, второй вход первого сумматора-вычитателя соединен с выходом первого элемента И, первый вход которого подключен к выходу второго коммутирующего блока, второй вход - к запрещающему входу устройства, управляющие входы первого и третьего сумматоров-вычитателей соединены с пятым управляющим входом устройства, второй вход третьего сумматора-вычитателя подключен к первому разрешающему входу устройства, кроме того, содержащее второй и третий элементы И, выходы которых соединены соответственно со вторым и управляющим входом второго сумматора-вычитателя, а вторые входы - со вторым и первым разрешающими входами устройства, первый вход второго элемента И соединен с выходом первого коммутирующего блока, первый вход третьего элемента И - с шестым управляющим входом устройства, отличающееся тем, что дополнительно включает комбинационный сумматор, элемент временной задержки и логический элемент И, по входу соединенный с младшим разрядом первого сдвигового регистра и через элемент временной задержки с первым входом устройства, а по выходу - с младшим разрядом первого входа комбинационного сумматора, на остальные (n-1) разряды которого поданы логические "0", а на второй вход - код множимого от первого сдвигового регистра.An arithmetic device containing three shift registers, two switching blocks, three adders-subtracters and the first element And, and the bit outputs of the first and second shift registers are connected to the corresponding inputs of the first and second switching blocks, the control inputs of which are connected to the first control input of the device, the outputs of the least significant bits of each of the shift registers are connected to the first inputs of the corresponding adders-subtracters, the outputs of which are the outputs of the device, and are connected to the inputs of the upper bits of the corresponding shift registers and to the second, third and fourth control inputs of the device, the second input of the first adder-subtractor is connected to the output of the first element And, the first input of which is connected to the output of the second switching unit, the second input to the inhibit input of the device, the control inputs of the first and third adders-subtractors are connected to the fifth control input of the device, the second input of the third adder-subtractor is connected to the first enable input of the device, In addition, containing the second and third elements AND, the outputs of which are connected respectively to the second and control input of the second adder-subtracter, and the second inputs are connected to the second and first enabling inputs of the device, the first input of the second element And is connected to the output of the first switching unit, the first input the third element And - with the sixth control input of the device, characterized in that it further includes a combinational adder, a time delay element and a logical element And, connected to the low-order bit of the first input the shift register and through the time delay element with the first input of the device, and by the output with the least significant bit of the first input of the combinational adder, the remaining (n-1) bits of which are given logical “0”, and the second input is the code of the multiplicand from the first shift register .
RU2016119204A 2016-05-17 2016-05-17 Arithmetic unit RU2625528C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016119204A RU2625528C1 (en) 2016-05-17 2016-05-17 Arithmetic unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016119204A RU2625528C1 (en) 2016-05-17 2016-05-17 Arithmetic unit

Publications (1)

Publication Number Publication Date
RU2625528C1 true RU2625528C1 (en) 2017-07-14

Family

ID=59495548

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016119204A RU2625528C1 (en) 2016-05-17 2016-05-17 Arithmetic unit

Country Status (1)

Country Link
RU (1) RU2625528C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2714613C1 (en) * 2019-05-14 2020-02-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Казанский государственный энергетический университет" (ФГБОУ ВО "КГЭУ") Adaptive digital smoothing device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU547765A1 (en) * 1975-07-04 1977-02-25 Таганрогский радиотехнический институт им.В.Д.Калмыкова Arithmetic unit
SU746508A1 (en) * 1978-04-25 1980-07-07 Предприятие П/Я А-7162 Arithmetic device
US5446909A (en) * 1992-12-11 1995-08-29 National Semiconductor Corporation Binary multiplication implemented by existing hardware with minor modifications to sequentially designate bits of the operand
US6167420A (en) * 1997-04-01 2000-12-26 Matsushita Electric Industrial Co., Ltd. Multiplication method and multiplication circuit
US20030172101A1 (en) * 1999-12-23 2003-09-11 Yuyun Liao Processing multiply-accumulate operations in a single cycle
RU2565010C1 (en) * 2014-12-30 2015-10-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ФГБОУ ВПО "КубГТУ") Arithmetic unit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU547765A1 (en) * 1975-07-04 1977-02-25 Таганрогский радиотехнический институт им.В.Д.Калмыкова Arithmetic unit
SU746508A1 (en) * 1978-04-25 1980-07-07 Предприятие П/Я А-7162 Arithmetic device
US5446909A (en) * 1992-12-11 1995-08-29 National Semiconductor Corporation Binary multiplication implemented by existing hardware with minor modifications to sequentially designate bits of the operand
US6167420A (en) * 1997-04-01 2000-12-26 Matsushita Electric Industrial Co., Ltd. Multiplication method and multiplication circuit
US20030172101A1 (en) * 1999-12-23 2003-09-11 Yuyun Liao Processing multiply-accumulate operations in a single cycle
RU2565010C1 (en) * 2014-12-30 2015-10-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ФГБОУ ВПО "КубГТУ") Arithmetic unit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2714613C1 (en) * 2019-05-14 2020-02-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Казанский государственный энергетический университет" (ФГБОУ ВО "КГЭУ") Adaptive digital smoothing device

Similar Documents

Publication Publication Date Title
US10489113B2 (en) Quick operation device for nonlinear function, and method therefor
CN107305484B (en) Nonlinear function operation device and method
EP3447634B1 (en) Non-linear function computing device and method
JP5640081B2 (en) Integer and multiply-add operations with saturation
CN112463113B (en) Floating point addition unit
Putra A novel fixed-point square root algorithm and its digital hardware design
WO2016119547A1 (en) Method and apparatus for converting from integer to floating point representation
KR20080089640A (en) Pre-saturating fixed-point multiplier
RU2625528C1 (en) Arithmetic unit
RU2717915C1 (en) Computing device
US5867413A (en) Fast method of floating-point multiplication and accumulation
RU2348965C1 (en) Computing mechanism
KR102208274B1 (en) Fma-unit, in particular for use in a model calculation unit for pure hardware-based calculation of a function-model
Naregal et al. Design and implementation of high efficiency vedic binary multiplier circuit based on squaring circuits
RU2595906C1 (en) Device for calculating functions
Murali et al. An optimized implementation of vedic multiplier using barrel shifter in FPGA technology
US20140046996A1 (en) Unified computation systems and methods for iterative multiplication and division, efficient overflow detection systems and methods for integer division, and tree-based addition systems and methods for single-cycle multiplication
RU2562411C1 (en) Device for calculation of modulus of complex number
KR0176883B1 (en) Complex number multiplier
KR100900790B1 (en) Method and Apparatus for arithmetic of configurable processor
RU2633142C1 (en) Device for calculating function of √x2+y2
JP3563043B2 (en) Method for calculating reciprocal of square root, calculation circuit, and program
KR100918815B1 (en) Arithmetic apparatus of micro processor
SWETHA et al. Implementation of Area Optimized Fixed Point Circuits using Retiming Techniques
Bowlyn et al. A novel distributed arithmetic multiplierless approach for computing complex inner products

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180518