RU2580806C2 - DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS - Google Patents

DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS Download PDF

Info

Publication number
RU2580806C2
RU2580806C2 RU2014120112/08A RU2014120112A RU2580806C2 RU 2580806 C2 RU2580806 C2 RU 2580806C2 RU 2014120112/08 A RU2014120112/08 A RU 2014120112/08A RU 2014120112 A RU2014120112 A RU 2014120112A RU 2580806 C2 RU2580806 C2 RU 2580806C2
Authority
RU
Russia
Prior art keywords
input
output
key
counter
bit
Prior art date
Application number
RU2014120112/08A
Other languages
Russian (ru)
Other versions
RU2014120112A (en
Inventor
Олег Владимирович Иванцов
Николай Викторович Богринцев
Денис Евгеньевич Горохов
Игнат Андрианович Селихов
Юрий Евгеньевич Тарасов
Original Assignee
Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) filed Critical Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России)
Priority to RU2014120112/08A priority Critical patent/RU2580806C2/en
Publication of RU2014120112A publication Critical patent/RU2014120112A/en
Application granted granted Critical
Publication of RU2580806C2 publication Critical patent/RU2580806C2/en

Links

Images

Landscapes

  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

FIELD: information technology.
SUBSTANCE: invention relates to digital data transmission and can be used to synchronize pseudorandom sequence. Synchronization apparatus based on combined application of dual basis of GF (2k) and release of sliding window with errors includes first and second one-channel delay line by one bit, five keys controlled inverter, comparator, descrambler, multiplier for [a], error counter, counter is positive coefficient multiplier inverse elements, counter units (m - b), inverse generator elements GF (2k), clock generator.
EFFECT: achievable technical result is to reduce probability of missing initialization vector channel due to interference.
1 cl, 1 dwg

Description

Изобретение относится к технике передачи дискретной информации и может быть использовано для синхронизации псевдослучайных последовательностей (ПСП).The invention relates to techniques for transmitting discrete information and can be used to synchronize pseudo-random sequences (PSP).

В области синхронизации систем передачи данных существует проблема, связанная с устройствами, обеспечивающими синхронизацию в условиях интенсивных помех.In the field of synchronization of data transmission systems, there is a problem associated with devices that provide synchronization in conditions of intense interference.

Устройством-аналогом является устройство в авторском свидетельстве СССР №698145, H04L 7/02, опубликованном в 1979 году.An analog device is a device in USSR copyright certificate No. 698145, H04L 7/02, published in 1979.

Недостатком данного аналога является высокая вероятность пропуска синхропосылки при снижении качества канала связи.The disadvantage of this analogue is the high probability of skipping sync sending while reducing the quality of the communication channel.

Наиболее близким техническим решением является устройство, реализованное на основе патента на изобретение №2486682, опубликованное 27.06.2013 г. The closest technical solution is a device implemented on the basis of a patent for an invention No. 2486682, published on 06.27.2013.

Известное устройство синхронизации рекуррентной последовательностью (РкП) содержит последовательно соединенные первую одноканальную линию задержки на один бит (ОЛЗ), на вход которой поступает входной сигнал, управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями. Кроме того, устройство содержит вторую ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход блока сравнения поступает входной сигнал. Далее по схеме: детектор качества, на вход которого поступает входной сигнал, блок сложения, один из входов которого соединен с выходом детектора качества, а второй вход соединен с выходом блока сравнения, инвертор единиц, вход которого соединен с выходом блока сложения. Далее: счетчик нулей («0») на (m-c) совпадений, вход которого соединен с выходом инвертора единиц, а выход соединен с управляющим входом второго ключа и управляющим входом первого ключа, счетчик нулей («0») на с совпадений, один вход которого соединен с выходом блока сложения, а выход соединен с управляющим входом инвертора единиц, третий ключ, первый вход которого соединен с выходом блока сложения, управляющий вход соединен с выходом счетчика нулей («0») на с совпадений, а выход соединен со вторым входом управляемого инвертора. Кроме того, счетчик ошибок, первый вход которого соединен с выходом блока сложения, второй (управляемый) вход соединен с выходом счетчика нулей («0») на с совпадений, а выход соединен с управляемым входом счетчика нулей («0») на (m-c) совпадений и управляемым входом счетчика нулей («0») на с совпадений, запоминающее устройство выбора количества исправляемых ошибок, выход которого подключен к третьему входу устройства выбора допустимого количества исправляемых ошибок.The known synchronization device recurrent sequence (RCP) contains serially connected the first single-channel delay line for one bit (OLZ), the input of which receives an input signal, a controlled inverter, a first key, a linear recursive register (LRR) with feedback, a comparison unit, and the second key, the output of which is connected to the input LRR with feedback. In addition, the device contains a second OLC for one bit, the output of which is connected to the first input of the second key, and the input is connected to the LRR output with feedback, the other output of which is connected to the decoder input, while the input signal is sent to the other input of the comparison unit. Further, according to the scheme: a quality detector, to the input of which an input signal is supplied, an addition unit, one of the inputs of which is connected to the output of the quality detector, and the second input is connected to the output of the comparison unit, an inverter of units, the input of which is connected to the output of the addition unit. Next: a zero counter (“0”) for (mc) matches, the input of which is connected to the output of the unit inverter, and the output is connected to the control input of the second key and the control input of the first key, the zero counter (“0”) for matches, one input which is connected to the output of the addition unit, and the output is connected to the control input of the unit inverter, the third key, the first input of which is connected to the output of the addition unit, the control input is connected to the output of the zero counter ("0") by coincidence, and the output is connected to the second input controlled inverter. In addition, an error counter, the first input of which is connected to the output of the addition unit, the second (controlled) input is connected to the output of the zero counter ("0") by coincidence, and the output is connected to the controlled input of the zero counter ("0") by (mc ) matches and the controlled input of the counter of zeros ("0") on coincidences, a memory device for selecting the number of correctable errors, the output of which is connected to the third input of the device for selecting the allowable number of correctable errors.

Существенным недостатком этого устройства является необходимость дополнительного применения детектора качества канала, сравнительно высокая вероятность пропуска синхропосылки на канале связи с помехами из-за отсутствия механизма, обеспечивающего полный перебор зачетных отрезков ("окон") на РкП и их анализ возможности выделения ложного формирующего кодового вектора (ФКВ), а также сравнительно большое время, затрачиваемое на нахождение ФКВ, зависящего от вида характеристического полинома.A significant drawback of this device is the need for additional use of the channel quality detector, the relatively high probability of skipping the clock on the communication channel with interference due to the lack of a mechanism that provides a complete enumeration of test segments (“windows”) on the RCP and their analysis of the possibility of identifying a false forming code vector ( PCF), as well as the relatively large time spent finding the PCF, depending on the type of characteristic polynomial.

Задачей изобретения является создание «устройства синхронизации рекуррентной последовательностью на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками», снижающего вероятность пропуска синхропосылки на канале связи с помехами, которое позволит сократить время нахождения формирующего кодового вектора при сохранении точности синхронизации независимо от вида применяемого характеристического полинома, без использования дополнительной информации с детектора качества.The objective of the invention is the creation of a synchronization device with a recurring sequence based on the combined use of the dual basis of the field GF (2 k ) and the allocation of a “sliding window” with errors, which reduces the likelihood of skipping the clock on the communication channel with interference, which will reduce the residence time of the forming code vector when maintaining synchronization accuracy regardless of the type of characteristic polynomial used, without using additional information from a quality detector.

Эта задача решается тем, что «устройство синхронизации рекуррентной последовательностью на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками» содержит последовательно соединенные первую одноканальную линию задержки на один бит (ОЛЗ), на вход которой поступает входной сигнал, управляемый инвертор, первый ключ. Кроме того, устройство содержит линейный рекуррентный регистр (ЛРР) с обратными связями, первый выход которого соединен с первым входом блока сравнения, на второй вход которого поступает входной сигнал, и входом второй ОЛЗ на один бит, а также второй ключ, первый вход которого соединен с выходом второй ОЛЗ на один бит, а выход соединен с входом ЛРР с обратными связями, второй выход которого подключен к входу дешифратора, а также устройство содержит счетчик ошибок и третий ключ. Помимо выше приведенных элементов, согласно изобретению, устройство дополнено: счетчиком единиц (m-b), выход которого соединен с управляющими входами первого и второго ключа, а первый вход - с выходом счетчика ошибок, в то время как второй вход соединен с выходом третьего ключа, четвертым ключом, к первому входу которого подключен выход счетчика единиц (m-b), а ко второму - выход дешифратора, умножителем на [α], первый вход которого параллельно подключен к выходам ячеек ЛРР с обратными связями (n-1) бит и первой ОЛЗ на 1 бит, счетчиком положительных коэффициентов, выход которого соединен с управляющим входом третьего ключа, генератором тактовых частот, выход которого подключен ко второму входу третьего ключа, умножителем обратных элементов, ко второму входу которого подключен выход умножителя на [α], а выход соединен с входом счетчика положительных коэффициентов, генератором обратных элементов GF(2k), выход которого соединен с первым входом умножителя обратных элементов, пятым ключом, вход которого соединен с выходом блока сравнения, а выход соединен с вторым входом управляющего инвертора и входом счетчика ошибок, управляющий вход пятого ключа соединен с выходом счетчика положительных коэффициентов.This problem is solved in that the “synchronization device with a recurring sequence based on the combined use of the dual basis of the field GF (2 k ) and the selection of a“ sliding window ”with errors” contains the first one-channel delay line for one bit (OLZ) connected in series to the input of which input signal controlled by inverter, first key. In addition, the device contains a linear recursive register (LRR) with feedback, the first output of which is connected to the first input of the comparison unit, the second input of which receives the input signal, and the input of the second OLC for one bit, as well as the second key, the first input of which is connected with the output of the second OLZ on one bit, and the output is connected to the input LRR with feedback, the second output of which is connected to the input of the decoder, and the device also contains an error counter and a third key. In addition to the above elements, according to the invention, the device is supplemented with a unit counter (mb), the output of which is connected to the control inputs of the first and second keys, and the first input is connected to the output of the error counter, while the second input is connected to the output of the third key, the fourth a key, to the first input of which the output of the unit counter (mb) is connected, and to the second - the output of the decoder, a multiplier by [α], the first input of which is connected in parallel to the outputs of the LRR cells with feedback (n-1) bits and the first OLZ to 1 bit counter of positive factors, the output of which is connected to the control input of the third key, a clock generator, the output of which is connected to the second input of the third key, a multiplier of inverse elements, the output of the multiplier by [α] is connected to the second input, and the output is connected to the input of the counter of positive coefficients, the generator inverse elements GF (2 k ), the output of which is connected to the first input of the inverse element multiplier, the fifth key, the input of which is connected to the output of the comparison unit, and the output is connected to the second input of the control inverter torus and the input of the error counter, the control input of the fifth key is connected to the output of the counter of positive coefficients.

Благодаря новым признакам, «устройство синхронизации рекуррентной последовательности на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками» обеспечивает снижение вероятности ложного выделения или пропуска синхропосылки на каналах связи с помехами с одновременным повышением вероятности правильной синхронизации, а также сокращает время нахождения формирующего кодового вектора за счет комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками без применения детектора качества канала. При этом исключается зависимость от вида применяемого характеристического полинома.Thanks to new features, “a device for synchronizing a recurrence sequence based on the combined use of the dual basis of the GF (2 k ) field and highlighting a“ sliding window ”with errors” reduces the likelihood of false selection or skipping of the clock transmission on the communication channels with interference while increasing the probability of correct synchronization, and also reduces the time it takes to find the forming code vector due to the combined use of the dual basis of the field GF (2 k ) and the selection of the "sliding window" with errors without using a channel quality detector. This excludes the dependence on the type of characteristic polynomial used.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features identical to all the features of the claimed technical solution are absent, which indicates compliance with the patentability condition of "novelty".

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided for by the essential features of the claimed invention, the transformations to achieve the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".

На фиг. 1 изображено заявляемое «устройство синхронизации на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками».In FIG. 1 depicts the claimed "synchronization device based on the combined use of the dual basis of the field GF (2 k ) and highlighting the" sliding window "with errors."

Промышленное применение изобретения обусловлено тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.Industrial use of the invention is due to the fact that it can be carried out using a modern elemental base to achieve the destination specified in the invention.

Предложенное «устройство синхронизации на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками», содержит последовательно соединенные первую одноканальную линию задержки на один бит (ОЛЗ) (1), на вход которой поступает входной сигнал, управляемый инвертор (2) и первый ключ (3), а также линейный рекуррентный регистр (ЛРР) с обратными связями на (n-1) бит (4), первый выход которого соединен с первым входом блока сравнения (5), на второй вход которого поступает входной сигнал, и входом второй ОЛЗ на один бит (6), а также второй ключ (7), первый вход которого соединен с выходом второй ОЛЗ на один бит (6), а выход соединен со входом ЛРР с обратными связями на (n-1) бит (4), второй выход которого подключен ко входу дешифратора (8), а также устройство содержит счетчик ошибок (11) и третий ключ (13), согласно изобретению устройство дополнено: счетчиком единиц (m-b) (15), выход которого соединен с управляющими входами первого (3) и второго ключа (7), а первый вход - с выходом счетчика ошибок (11), в то время как второй вход соединен с выходом третьего ключа (13), четвертым ключом (9), к первому входу которого подключен выход счетчика единиц (m-b) (15), а ко второму - выход дешифратора (8), умножителем на [α] (10), первый вход которого параллельно подключен к выходам ячеек ЛРР с обратными связями (n-1) бит (4) и первой ОЛЗ на 1 бит (1), счетчиком положительных коэффициентов (12), выход которого соединен с управляющим входом третьего ключа (13), генератором тактовых частот (18), выход которого подключен ко второму входу третьего ключа (13), умножителем обратных элементов (14), ко второму входу которого подключен выход умножителя на [α] (10), а выход соединен с входом счетчика положительных коэффициентов (12), генератором обратных элементов GF(2k) (17), выход которого соединен с первым входом умножителя обратных элементов (14), пятым ключом (16), вход которого соединен с выходом блока сравнения (5), а выход соединен с вторым входом управляющего инвертора (2) и входом счетчика ошибок (11), управляющий вход пятого ключа (16) соединен с выходом счетчика положительных коэффициентов (12).The proposed "synchronization device based on the combined use of the dual basis of the field GF (2 k ) and the selection of the" sliding window "with errors" contains in series the first single-channel delay line for one bit (OLS) (1), the input of which receives the input signal controlled inverter (2) and the first key (3), as well as a linear recursive register (LRR) with feedback on (n-1) bit (4), the first output of which is connected to the first input of the comparison unit (5), to the second input which receives the input signal, and the input of the second OLZ and one bit (6), as well as the second key (7), the first input of which is connected to the output of the second OLZ for one bit (6), and the output is connected to the input of LRR with feedback on (n-1) bit (4), the second output of which is connected to the input of the decoder (8), and the device also contains an error counter (11) and a third key (13), according to the invention, the device is supplemented by a unit counter (mb) (15), the output of which is connected to the control inputs of the first (3) ) and the second key (7), and the first input with the output of the error counter (11), while the second input is connected to the output of the third key (13), fourth with a key (9), to the first input of which the output of the unit counter (mb) (15) is connected, and to the second - the output of the decoder (8), with a multiplier by [α] (10), the first input of which is connected in parallel to the outputs of the LRR cells with feedbacks (n-1) bits (4) and the first OLZ per 1 bit (1), a positive coefficient counter (12), the output of which is connected to the control input of the third key (13), a clock generator (18), the output of which is connected to the second input of the third key (13), a multiplier of inverse elements (14), to the second input of which the output of the multiplier is connected to [α] (10 ), And an output connected to the input of the counter of positive coefficients (12), the generator inverse elements GF (2 k) (17), whose output is connected to a first input of multiplier inverse elements (14), the fifth key (16) having an input connected to the output comparison unit (5), and the output is connected to the second input of the control inverter (2) and the input of the error counter (11), the control input of the fifth key (16) is connected to the output of the counter of positive coefficients (12).

Счетчик ошибок работает следующим образом: от каждой приходящей логической «1» продвигает состояние счетчика на шаг вперед, каждый приходящий логический «0» оставляет состояние счетчика в прежнем состоянии. Данный счетчик реализован на JK-триггерах.The error counter works as follows: from each incoming logical “1” advances the state of the counter one step further, each incoming logical “0” leaves the state of the counter in the previous state. This counter is implemented on JK triggers.

Каждая из двух одноканальных линий задержки выполнена на одноступенчатом D-триггере. Он реализован на базе двухвходового двунаправленного ключа. При подаче на вход синхронизации С напряжения логического «0» ключ SW1 открывается, обеспечивая прохождение сигнала со входа D на вход Q триггера. При появлении на входе синхронизации напряжения логической «1» открывается ключ SW2, замыкается цепь обратной связи, что обеспечивает хранение сигнала, записанного в триггер. Закрытый ключ SW1 исключает влияние изменений входных сигналов на состояние триггера.Each of the two single-channel delay lines is made on a single-stage D-trigger. It is implemented on the basis of a two-input bidirectional key. When a logic “0” voltage is applied to the synchronization input C, the key SW1 is opened, ensuring the passage of the signal from input D to input Q of the trigger. When the logical “1” voltage appears at the synchronization input, the key SW2 opens, the feedback circuit closes, which ensures the storage of the signal recorded in the trigger. The private key SW1 eliminates the influence of changes in the input signals on the state of the trigger.

Управляемый инвертор реализован на стробируемом буферном инверторе, который имеет два входа R - стробирующий и EZ - управляющий. Функция инвертора выполняется при подаче на входы R и Алогического «0».The controlled inverter is implemented on a gated buffer inverter, which has two inputs, R - gate and EZ - control. The inverter function is performed when applying to the inputs of R and Alogic "0".

Четвертый, пятый ключ представляет собой одновходовый двунаправленный ключ, выполненный на МОП транзисторах p-типа, управляемых сигналами, поступающими на вход С ключа.The fourth, fifth key is a single-input bidirectional switch made on p-type MOS transistors, controlled by the signals received at the key input C.

Счетчики (m-b) «1» и положительных коэффициентов работают следующим образом: от каждой приходящей логической «1» счетчик становится в исходное состояние, а каждый приходящий логический «0» продвигает состояние счетчика на шаг вперед. Данные счетчики реализованы на JK-триггерах.Counters (m-b) of “1” and positive coefficients work as follows: from each incoming logical “1”, the counter becomes initial, and each incoming logical “0” advances the state of the counter one step further. These counters are implemented on JK triggers.

Устройство выбора допустимого количества исправляемых ошибок реализовано с помощью переключателей и четырехразрядного компаратора, предназначенного для сравнения модулей двух четырехразрядных чисел. К одному сравниваемому входу А подключается счетчик ошибок, а к четырехразрядному входу В переключатели, коммутацией которых обеспечивается выбор допустимого порога ошибок. В случае когда A=B и A>B соответственно на первом и втором выходах компаратора устанавливается напряжение логического «0».The device for selecting the allowable number of correctable errors is implemented using switches and a four-digit comparator, designed to compare the modules of two four-digit numbers. An error counter is connected to one input A being compared, and switches, the switching of which ensures the selection of an acceptable error threshold, is connected to a four-digit input B. In the case when A = B and A> B, respectively, the logical “0” voltage is set at the first and second outputs of the comparator.

Генератор обратных элементов поля GF(pk), при каждом сдвиге формирующий очередной элемент поля, выполнен:The generator of the inverse elements of the field GF (p k ), with each shift forming the next element of the field, is made:

- на регистре сдвига, реализованном на JK-триггерах;- on the shift register implemented on JK-triggers;

- на к ячейках памяти с обратными связями, реализованных на одноступенчатых D-триггерах;- on memory cells with feedbacks implemented on single-stage D-flip-flops;

- на сумматорах, реализованных на двухвходовых логических элементах «ИЛИ-НЕ»;- on adders implemented on two-input logic elements "OR-NOT";

- на умножителях на коэффициенты характеристического многочлена, реализованных на двухвходовых триггерах Шмита.- on multipliers by the coefficients of the characteristic polynomial implemented on two-input Schmitt triggers.

Умножитель на [α] выполняет функцию генерации коэффициентов α и их умножение на значения ячеек ЛРР. Данное устройство выполнено:The multiplier by [α] performs the function of generating the coefficients α and multiplying them by the values of the cells of the LRR. This device is made:

- на регистре сдвига, реализованном на JK-триггерах;- on the shift register implemented on JK-triggers;

- на к ячейках памяти, реализованных на одноступенчатых D-триггерах;- on memory cells implemented on single-stage D-flip-flops;

- на схеме деления на производную P′(ε), реализованной на элементах сложения по mod2;- on the division scheme by the derivative P ′ (ε), implemented on addition elements with respect to mod2;

- на умножителе, реализованном на двухвходовых логических элементах «И-НЕ».- on the multiplier implemented on two-input logic elements “AND NOT”.

При этом на вход регистра с каждым тактом подаются поочередно коэффициенты многочлена P(x), начиная с коэффициента p0 по pk-1 включительно. До начала подачи коэффициентов pt на вход регистра его ячейки должны быть установлены в нулевое состояние.In this case, the coefficients of the polynomial P (x), starting from the coefficient p 0 through p k-1 inclusive, are fed alternately to the register input with each step. Before the supply of the coefficients p t to the input of the register, its cells must be set to zero.

Устройство умножения выполнено на двухвходовых логических элементах "И-НЕ".The multiplication device is made on two-input logic elements "AND NOT".

Величина счетчика «1», учитывающего b совпадений, выбирается такой, чтобы при минимальном его значении обеспечить контроль за безошибочным заполнением ЛРР на приеме. Для этого размер счетчика b выбирается в пределах 5÷40.The value of the counter "1", taking into account b matches, is chosen so that, with its minimum value, provide control over the error-free filling of the LRR at the reception. For this, the size of the counter b is selected within the range of 5–40.

Значение количества исправляемых ошибок на зачетном отрезке (ЗОТ) зависит от расстояния Хемминга d0. Так как каждый зачетный отрезок, выделяемый на псевдослучайной последовательности (ПСП) - это укороченный КМД код, обладающий минимальным кодовым расстоянием d0, где n - длина кода, а k - длина информационной части кода, то М может выбираться в пределах 0≤M≤(m-c)(d0-1)/k без опасности повышения вероятности ложного фазирования. Это подтверждают эксперименты, проведенные на имитационной модели.The value of the number of correctable errors in the test interval (GTR) depends on the Hamming distance d 0 . Since each offset segment allocated on a pseudo-random sequence (PSP) is a shortened CMD code with a minimum code distance d 0 , where n is the code length and k is the length of the information part of the code, M can be selected within 0≤M≤ (mc) (d 0 -1) / k without the risk of increasing the probability of false phasing. This is confirmed by experiments conducted on a simulation model.

Работа устройства происходит в два этапа. На первом этапе кодовый вектор к на основе применения двойственного базиса поля GF(2k) должен быть найден за возможно кратчайшее время и с большей вероятностью по сравнению с другими известными определителями М-последовательностей.The device operates in two stages. At the first stage, the code vector k based on the application of the dual basis of the field GF (2 k ) should be found in the shortest possible time and with greater probability compared to other known determinants of M-sequences.

Если выделяемые k-элементные участки не содержат ошибок и принадлежат М-последовательности, то с каждым тактом на выходе устройства умножения будет появляться один и тот же результат. Счетчик положительных коэффициентов (на b), работающий как пороговое устройство, по числу одинаковых результатов умножения сигналов с умножителя на [α] и генератора обратных элементов GF(2к), выделяемых последовательно, позволяет обнаружить искомую М-последовательность.If the allocated k-element sections do not contain errors and belong to the M-sequence, then with each clock cycle the output will appear the same result. Counter positive coefficient (in b), acting as a threshold device, according to the number of identical signals of multiplication results from the multiplier for [α] and the inverse of the generator elements GF (2 k) allocated sequentially M can detect the desired sequence.

На втором этапе осуществляется формирование местной ПСП на основе правильного формирующего кодового вектора к и побитное сравнение с рекуррентной последовательностью, которая принимается из канала связи.At the second stage, local PSP is formed on the basis of the correct forming code vector k and bitwise comparison with the recurrence sequence, which is received from the communication channel.

Второй этап анализа оставшейся части "скользящего окна" величиной (m-b) необходим для того, чтобы убедиться в неслучайном происхождении небольшого участка (k+b) линейной рекуррентной последовательности (ЛРП). Для этого используется схема определителя ЛРП по выделенному "скользящему окну" с ошибками, который позволяет уменьшить вероятность пропуска (не обнаружения) рекуррентной последовательности на канале связи с помехами.The second stage of the analysis of the remaining part of the “sliding window” with the value (m-b) is necessary in order to verify the nonrandom origin of a small portion (k + b) of the linear recurrence sequence (LRS). To do this, use the scheme of the LRS determinant for the selected "sliding window" with errors, which reduces the likelihood of skipping (not detecting) a recurrence sequence on the communication channel with interference.

Возможность обнаружения и исправления ошибок в "скользящем окне" объясняется тем, что "зачетный участок" обладает свойствами (n; k; d) блочного кода.The possibility of detecting and correcting errors in the "sliding window" is explained by the fact that the "test section" has the properties (n; k; d) of the block code.

С помощью замкнутого пятого ключа (16) к анализу поступающей из канала связи РкП подключаются управляемый инвертор (2) и счетчик ошибок (11). Замыкание ключа 3 (13) обеспечивает подключение генератора тактовой частоты (18) к счетчику единиц на (m-b) (15). Если количество ошибок, попавшее в "скользящее окно", не превышает (dmin-1), то они обнаруживаются и исправляются управляемым инвертором (2).Using a closed fifth key (16), a controlled inverter (2) and an error counter (11) are connected to the analysis of the RKP coming from the communication channel. Closing the key 3 (13) provides the connection of the clock generator (18) to the unit counter on (mb) (15). If the number of errors that fall into the "sliding window" does not exceed (d min -1), then they are detected and corrected by a controlled inverter (2).

Успешное распознавание ЛРП произойдет в том случае, если за время анализа на вход приемника поступит безошибочный участок рекуррентной последовательности, длина которого не менее (k+b), при условии,Successful LRS recognition will occur if, during the analysis, an error-free section of the recurrence sequence is received at the receiver input, the length of which is at least (k + b), provided

что при дальнейшем анализе (m-b) части "окна" количество ошибок не превысит (dmin-1).that further analysis (mb) part of the "window" number of errors does not exceed (d min -1).

Если до того как счетчик единиц (m-b) (15) достигнет своего порога, на вход устройства поступит больше (dmin-1) ошибочных элементов, то на выходе счетчика ошибок (11) выделится сигнал "1", который установит счетчик единиц на (m-b) (15) в нулевое состояние, и поиск рекуррентной последовательности продолжится вновь.If before the unit counter (mb) (15) reaches its threshold, more (d min -1) error elements arrive at the input of the device, then the signal “1” will be output at the output of the error counter (11), which will set the unit counter to ( mb) (15) to the zero state, and the search for the recurrence sequence will continue again.

Экспериментальная проверка характеристик «устройства синхронизации на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками» была выполнена на ЭВМ в среде объектно-ориентированного программирования Borland С ++ Builder 6.An experimental verification of the characteristics of a “synchronization device based on the combined use of the dual basis of the GF field (2 k ) and the selection of a“ sliding window ”with errors” was performed on a computer in the environment of object-oriented programming Borland C ++ Builder 6.

Результаты тестирования показали, что предложенное обеспечивает снижение вероятности пропуска синхропосылки на канале связи с Pош=10-2 на 20% за счет безошибочного выделения и уменьшения размера формирующего кодового вектора, что соответствует достижению заявленных результатов.The test results showed that the proposed reduces the likelihood of skipping sync sending on the communication channel with P OS = 10 -2 by 20% due to error-free selection and reduction in the size of the generating code vector, which corresponds to the achievement of the stated results.

Claims (1)

Устройство синхронизации на основе комбинированного применения двойственного базиса поля GF(2k) и выделения "скользящего окна" с ошибками, подключенное к выходу канала связи и содержащее последовательно соединенные первую одноканальную линию задержки на один бит (ОЛЗ), на вход которой поступает сигнал из канала связи, управляемый инвертор и первый ключ, а также линейный рекуррентный регистр (ЛРР) с обратными связями на (n-1) бит, первый выход которого соединен с первым входом блока сравнения, на второй вход которого поступает входной сигнал из канала связи, и входом второй ОЛЗ на один бит, а также второй ключ, первый вход которого соединен с выходом второй ОЛЗ на один бит, а выход соединен с входом ЛРР с обратными связями на (n-1) бит, второй выход которого подключен к входу дешифратора, счетчик ошибок и третий ключ, согласно изобретению дополнено: счетчиком единиц (m-b), выход которого соединен с управляющими входами первого и второго ключа, а первый вход с выходом счетчика ошибок, в то время как второй вход соединен с выходом третьего ключа, четвертым ключом, к первому входу которого подключен выход счетчика единиц (m-b), а ко второму - выход дешифратора, умножителем на [α], первый вход которого параллельно подключен к выходам ячеек ЛРР с обратными связями (n-1) бит и первой ОЛЗ на 1 бит, счетчиком положительных коэффициентов, выход которого соединен с управляющим входом третьего ключа, генератором тактовых частот, выход которого подключен ко второму входу третьего ключа, умножителем обратных элементов, ко второму входу которого подключен выход умножителя на [α], а выход соединен с входом счетчика положительных коэффициентов, генератором обратных элементов GF(2k), выход которого соединен с первым входом умножителя обратных элементов, пятым ключом, вход которого соединен с выходом блока сравнения, а выход соединен с вторым входом управляющего инвертора и входом счетчика ошибок, управляющий вход пятого ключа соединен с выходом счетчика положительных коэффициентов. A synchronization device based on the combined use of the dual basis of the GF field (2 k ) and the allocation of a "sliding window" with errors, connected to the output of the communication channel and containing in series the first single-channel delay line for one bit (OLS), the input of which receives a signal from the channel communications, a controlled inverter and a first key, as well as a linear recurrence register (LRR) with feedbacks on (n-1) bits, the first output of which is connected to the first input of the comparison unit, to the second input of which the input signal h of the communication channel, and the input of the second OLZ for one bit, as well as the second key, the first input of which is connected to the output of the second OLZ for one bit, and the output is connected to the input LRR with feedbacks on (n-1) bit, the second output of which is connected to the decoder input, an error counter and a third key, according to the invention is supplemented by a unit counter (mb), the output of which is connected to the control inputs of the first and second key, and the first input with the output of the error counter, while the second input is connected to the output of the third key , the fourth key, to the first input of which the output of the unit counter (mb) is connected, and the output of the decoder is multiplied by a multiplier by [α], the first input of which is connected in parallel to the outputs of the LRR cells with feedbacks (n-1) bits and the first OLZ for 1 bit, with a counter of positive coefficients, the output of which is connected to the control input of the third key, the clock generator, the output of which is connected to the second input of the third key, a multiplier of inverse elements, the output of the multiplier by [α] is connected to the second input, and the output is connected to the input of the counter of positive coefficients, generator of inverse elements GF (2 k ), the output of which is connected to the first input of the multiplier of inverse elements, the fifth key, the input of which is connected to the output of the comparison unit, and the output is connected to the second input of the control inverter and the input of the error counter, the control input of the fifth key is connected to the output positive odds counter.
RU2014120112/08A 2014-05-19 2014-05-19 DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS RU2580806C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2014120112/08A RU2580806C2 (en) 2014-05-19 2014-05-19 DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2014120112/08A RU2580806C2 (en) 2014-05-19 2014-05-19 DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS

Publications (2)

Publication Number Publication Date
RU2014120112A RU2014120112A (en) 2015-11-27
RU2580806C2 true RU2580806C2 (en) 2016-04-10

Family

ID=54753326

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014120112/08A RU2580806C2 (en) 2014-05-19 2014-05-19 DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS

Country Status (1)

Country Link
RU (1) RU2580806C2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2621181C1 (en) * 2016-06-02 2017-05-31 Олег Станиславович Когновицкий Cycle synchronization method with dynamic addressing recipient
RU2820053C1 (en) * 2023-12-06 2024-05-28 Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации Device for divergent decoding of linear recurrent sequence segments

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2296432C1 (en) * 2005-10-07 2007-03-27 Военно-космическая академия имени А.Ф. Можайского Method for autocorrelation receipt of noise-like signals
RU2319308C1 (en) * 2006-05-11 2008-03-10 Череповецкий военный инженерный институт радиоэлектроники Cyclic code synchronization method
EP2124377A2 (en) * 2003-06-13 2009-11-25 Dtvg Licensing, Inc Framing structure for digital broadcasting and interactive services
RU2486682C2 (en) * 2011-07-26 2013-06-27 Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) Apparatus for synchronising pseudorandom sequence with error correction function

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2124377A2 (en) * 2003-06-13 2009-11-25 Dtvg Licensing, Inc Framing structure for digital broadcasting and interactive services
RU2296432C1 (en) * 2005-10-07 2007-03-27 Военно-космическая академия имени А.Ф. Можайского Method for autocorrelation receipt of noise-like signals
RU2319308C1 (en) * 2006-05-11 2008-03-10 Череповецкий военный инженерный институт радиоэлектроники Cyclic code synchronization method
RU2486682C2 (en) * 2011-07-26 2013-06-27 Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) Apparatus for synchronising pseudorandom sequence with error correction function

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2621181C1 (en) * 2016-06-02 2017-05-31 Олег Станиславович Когновицкий Cycle synchronization method with dynamic addressing recipient
RU2820053C1 (en) * 2023-12-06 2024-05-28 Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации Device for divergent decoding of linear recurrent sequence segments
RU2820337C1 (en) * 2023-12-28 2024-06-03 Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации Device for synchronization based on matrix processing and decimation of recurrent sequence

Also Published As

Publication number Publication date
RU2014120112A (en) 2015-11-27

Similar Documents

Publication Publication Date Title
US8605912B2 (en) Biphase mark code decoder and method of operation
RU2486682C2 (en) Apparatus for synchronising pseudorandom sequence with error correction function
US9497020B1 (en) Initializing a descrambler
US9569296B2 (en) Receiver bit alignment for multi-lane asynchronous high-speed data interface
US3654390A (en) Synchronizer for sequence generators
RU2580806C2 (en) DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS
US3938086A (en) Circuit arrangement for correcting slip errors in pcm receivers
US3330909A (en) Pulse communication system
US9548857B2 (en) Initializing a descrambler
RU2450464C1 (en) Code frame synchronisation apparatus with integrated soft and hard decisions
RU2016103286A (en) Code cyclic synchronization method for cascading code when applying hard decisions
US20180083789A1 (en) Transmission circuit, transmission apparatus, and method for the same
Bioglio et al. Secure compressed sensing over finite fields
RU2383104C2 (en) Code cycle phasing device
RU2370887C1 (en) Decoder with detection and correction of errors
RU2428801C1 (en) Device of code cycle synchronisation with soft decisions
RU2450436C1 (en) Code frame synchronisation method
RU2636094C1 (en) Method for establishing bit synchronization of pseudo-random sequences using decoding principles
RU2803318C1 (en) Synchronization device based on matrix processing of recurrent sequence
RU2542900C2 (en) Method of establishing synchronisation of pseudorandom sequences
RU2820053C1 (en) Device for divergent decoding of linear recurrent sequence segments
RU2553089C2 (en) Device for synchronising recurrent sequence with function for selecting test pulses in sliding window
Prozorov et al. Nonlinear filtering of pseudonoise signals using high-order Markov chain model
US11750677B2 (en) Data transmission framing
US12101367B2 (en) Data transmission framing

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20160520