RU2553098C2 - Neurocomputer - Google Patents
Neurocomputer Download PDFInfo
- Publication number
- RU2553098C2 RU2553098C2 RU2013139423/08A RU2013139423A RU2553098C2 RU 2553098 C2 RU2553098 C2 RU 2553098C2 RU 2013139423/08 A RU2013139423/08 A RU 2013139423/08A RU 2013139423 A RU2013139423 A RU 2013139423A RU 2553098 C2 RU2553098 C2 RU 2553098C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- outputs
- unit
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Данное изобретение относится к вычислительной технике.This invention relates to computing.
Системы управления подвижными объектами как авиационной, так и ракетно-космической техники, а также мобильных робототехнических комплексов в качестве одного из основных звеньев включают подсистему инерциальной навигации, которая традиционно создавалась на основе гироскопической платформы. Однако ограниченный диапазон изменения угловых положений объекта практически исключает ее использование для высокоманевренных объектов. В связи с этим в последнее время все большее распространение получают бескарданные инерциальные системы (БИНС), в которых отсутствуют механические гироскопы, задающие базовую ориентацию инерциальной системы координат, и средства силовой стабилизации с многочисленными жгутами проводов, ограничивающими угловое перемещение жестко связанного с конструкцией объекта управления корпуса платформы.Control systems for moving objects of both aviation and rocket and space technology, as well as mobile robotic systems, as one of the main links include the inertial navigation subsystem, which was traditionally created on the basis of a gyroscopic platform. However, a limited range of changes in the angular position of the object virtually eliminates its use for highly maneuverable objects. In this regard, in recent years, gimballess inertial systems (SINS) have become more widespread, in which there are no mechanical gyroscopes that specify the basic orientation of the inertial coordinate system, and means of power stabilization with numerous wire harnesses restricting the angular movement of the housing control object rigidly connected to the design platforms.
В БИНС инерциальная система координат рассчитывается математически бортовыми вычислительными устройствами по информации, поступающей от акселерометров и датчиков угловых скоростей, в качестве которых используют кольцевые лазерные датчики - кольцевые лазерные гироскопы или волоконно-оптические гироскопы. Независимо от типа датчика требуется высокоскоростная обработка информации об угловых скоростях и ее пересчет в инерциальную систему координат. В основе этих преобразований лежат матричные вычисления, где в качестве элементов матриц используются тригонометрические функции типа sinx и cosx. Не смотря на существенный прогресс в области создания бортовых цифровых вычислительных машин (БЦВМ) их производительности оказывается недостаточно для решения задач БИНС, так как программное вычисление тригонометрической функции занимает существенное время (несколько миллисекунд), а требуется за 1 миллисекунду сформировать полную трехкоординатную инерциальную систему. В связи с этим возникает необходимость введения в состав БЦВМ или дополнительно к ней специализированных вычислительных устройств, ориентированных на решение в требуемое время задач БИНС, Эти устройства должны быть ориентированы в первую очередь на быстрое вычисление тригонометрических функций и матричные вычисления. Рядом специалистов в последнее время для вычисления функций одной или нескольких переменных предлагается использовать нейронные сети. Данное направление представляется достаточно перспективным для модернизации БЦВМ, с целью ускорения решения задач БИНС. Общеизвестно, что тригонометрические функции sinx и cosx могут быть представлены полиномом, представляющим сумму членов различных степеней переменной х с соответствующими коэффициентами. Для быстрой реализации вычислений в этом случае применимы нейронные сети, в которых необходимо реализовать быстрое суммирование и умножение, а «обучение» сети вести путем записи в память вычислителей соответствующих вычисляемой функции коэффициентов полинома. По нейронным вычислителям известны предложения (См. статью А.Н. Горбань «Обобщенная апроксимационная теорема и вычислительные возможности нейронных сетей» / Сибирский журнал вычислительной математики 1998, Т1 №1, стр.12-24), где на рисунках (рис.1 - рис.4) приведены примеры построения компонентов нейронных сетей на основе сумматоров с набором весовых коэффициентов на входе. Однако отсутствие в их составе аппаратурных умножителей и средств задания коэффициентов для «обучения» сети, что является обязательным при настройке вычисления конкретной функции, не позволяет использовать их для создания специализированных вычислителей БИНС. Некоторые решения по компонентам нейронных сетей приведены в другом источнике (См. Л.Н. Ясинецкий «Введение в искусственный интеллект» Учебн. пособие для ВУЗов, 2 издание. Изд. «Академия»), где на стр.29 приведено описание нейрона Мак-Каллона, Питтса на базе нескольких компонентов, содержащих сумматор произведений переменной и коэффициентов, и элементы И, ИЛИ, НЕ). Однако отсутствие умножителей и средств задания коэффициентов для «обучения» сети также не позволяет использовать эти решения для выполнения поставленной задачи: быстрого вычисления тригонометрических функций.In the SINS, the inertial coordinate system is calculated mathematically by on-board computing devices from information received from accelerometers and angular velocity sensors, which use ring laser sensors - ring laser gyroscopes or fiber-optic gyroscopes. Regardless of the type of sensor, high-speed processing of information about angular velocities and its conversion into an inertial coordinate system is required. These transformations are based on matrix calculations, where trigonometric functions of the sinx and cosx type are used as matrix elements. Despite significant progress in the development of on-board digital computers (BCMs), their performance is not enough to solve SINS problems, since the software calculation of the trigonometric function takes considerable time (several milliseconds), and it takes 1 millisecond to form a complete three-coordinate inertial system. In this regard, there is a need to introduce specialized computing devices into the composition of the digital computer or in addition to it, oriented at solving the SINS problems in the required time.These devices should be oriented primarily to the fast calculation of trigonometric functions and matrix calculations. Recently, a number of specialists have proposed using neural networks to calculate the functions of one or more variables. This direction seems quite promising for the modernization of the digital computer, in order to accelerate the solution of the SINS tasks. It is well known that the trigonometric functions sinx and cosx can be represented by a polynomial representing the sum of members of different degrees of the variable x with corresponding coefficients. For the quick implementation of calculations in this case, neural networks are applicable in which it is necessary to implement fast summation and multiplication, and the “training” of the network is carried out by writing to the memory of the calculators the corresponding calculated function of the polynomial coefficients. Proposals are known for neural computers (See the article by A. N. Gorban “Generalized approximation theorem and computational capabilities of neural networks” / Siberian Journal of Computational Mathematics 1998, T1 No. 1, pp. 12-24), where in the figures (Fig. 1 - Fig. 4) shows examples of the construction of components of neural networks based on adders with a set of input weighting coefficients. However, the lack of hardware multipliers and means for setting coefficients for the “learning” of the network, which is mandatory when setting up the calculation of a specific function, does not allow using them to create specialized SINS calculators. Some decisions on the components of neural networks are given in another source (See L.N. Yasinetsky “Introduction to Artificial Intelligence” Textbook for High Schools, 2nd edition. Publishing House “Academy”), where on page 29 a description of the neuron Mac- Callon, Pitts on the basis of several components containing the adder of the products of the variable and the coefficients, and the elements AND, OR, NOT). However, the lack of multipliers and means of setting coefficients for the “learning” of the network also does not allow using these solutions to accomplish the task: quick calculation of trigonometric functions.
Наиболее полно задача создания вычислителей, на основе принципов нейросетей решена в изобретении «Нейропроцессор» (См. патент RU №2473126, от 20.01.2013), который можно принять за прототип. Известный нейропроцессор содержит блок связи (БС) с БЦВМ верхнего уровня системы автоматического управления, блок микропрограммного управления (БМУ) и набор умножителей с сумматором. Однако в данном изобретении полностью не решена задача быстрых матричных вычислений, являющихся основой алгоритмов БИНС, а также задача работы вычислителя в составе систем управления изделиями ракетно-космической техники (в частности космическими аппаратами и робототехническими комплексами, предназначенными для работы в экстремальных условиях(широкий диапазон изменения температуры окружающей среды от -60 до +125 градусов по Цельсию, механических воздействиях в виде ударов и широкополосной вибрации) и полях ионизирующего излучения, космического пространства, импульсных излучений при вспышках на Солнце, авариях ядерно-энергетических установок и направленном противодействии, вызывающих кратковременные сбои в работе аппаратуры и параметрические изменения электрофизических характеристик полупроводниковых структур, являющихся основой БИС, на которых реализуются компоненты процессора, и вызывающих изменение быстродействия БИС, что в итоге делает процессор неработоспособным и не позволяет использовать в полной мере возможности нейросетевых структур при решении задач БИНС в составе систем автоматического управления изделиями и объектами ракетно-космической техники и в частности космическими аппаратами, а также робототехническими комплексами, предназначенными для работы в экстремальных условиях и полях ионизирующего излучения.The most complete task of creating calculators, based on the principles of neural networks, was solved in the invention "Neuroprocessor" (See patent RU No. 2473126, from 01.20.2013), which can be taken as a prototype. A well-known neuroprocessor contains a communication unit (BS) with a top-level computer of an automatic control system, a microprogram control unit (BMU) and a set of multipliers with an adder. However, in this invention, the task of fast matrix calculations, which are the basis of the SINS algorithms, as well as the task of the computer as a part of control systems for rocket and space technology products (in particular, spacecraft and robotic complexes designed to work in extreme conditions (a wide range of changes ambient temperatures from -60 to +125 degrees Celsius, mechanical impacts in the form of shock and broadband vibration) and ionizing radiation fields, braids space, pulsed radiation during solar flares, accidents of nuclear power plants and directional counteraction, causing short-term malfunctions of the equipment and parametric changes in the electrophysical characteristics of semiconductor structures, which are the basis of the LSI, on which the processor components are realized, and causing a change in the speed of the LSI, which as a result, makes the processor inoperative and does not allow to fully use the capabilities of neural network structures in solving the problem h SINS as part of automatic control systems for products and objects of rocket and space technology, and in particular spacecraft, as well as robotic systems designed to operate in extreme conditions and fields of ionizing radiation.
Для систем управления космическими аппаратами с длительным временем работы существует также задача нейтрализации отказов, вызванных естественным старением аппаратуры и потоком тяжелых заряженных частиц.For spacecraft control systems with a long operating time, there is also the task of neutralizing failures caused by the natural aging of the equipment and the flow of heavy charged particles.
В связи с этим при использовании цифровых вычислительных устройств в системах автоматического управления такими объектами и комплексами требуется нейтрализации отказов как катастрофических, вызванных естественным старением аппаратуры и потоком тяжелых заряженных частиц, так и параметрическими изменениями в материалах полупроводников из-за перепадов температуры и дозовых эффектов в интегральных микросхемах, на основе которых создаются современные бортовые вычислительные устройства. Все это требует применения новых решений в части построения бортовых вычислительных устройств, ориентированных на использование в системе управления с БИНС. Для решения поставленных задач предлагается использовать ориентированный на решение задач БИНСIn this regard, when using digital computing devices in automatic control systems of such objects and complexes, it is necessary to neutralize failures, both catastrophic, caused by the natural aging of the equipment and the flow of heavy charged particles, and parametric changes in semiconductor materials due to temperature differences and dose effects in integral microcircuits on the basis of which modern on-board computing devices are created. All this requires the use of new solutions in terms of building on-board computing devices oriented to use in a control system with SINS. To solve the tasks it is proposed to use a bin-oriented binoculars
НЕЙРОСЕТЕВОЙ ВЫЧИСЛИТЕЛЬ (далее по тексту Нейровычислитель или просто Вычислитель).NEURAL NETWORK CALCULATOR (hereinafter referred to as the Neurocalculator or simply the Calculator).
В состав вычислителя входят блок связи (БС), связанный магистральной линией с запоминающим устройством (ЗУ) и запоминающим устройством санкционированного доступа, блокирующий вход которого подключен к выходу датчика внешнего воздействия. Выходы БС подключены к блоку микропрограммного управления (БМУ) и установочному входу источника вторичного электропитания (ИВЭП). К магистральной линии подключены первый и второй блоки матричных нейропроцессоров (БНП), входы которых подключены к выходам БС, а их выходы подключены к операционному устройству (ОУ), содержащему последовательно включенные умножитель и сумматор. Выход ОУ подключен к ЗУ, хранящему результирующую матрицу вычислений, содержимое которой через БС может считываться БЦВМ, так как магистральный мультиплексный вход-выход БС является входом-выходом вычислителя, подключенным к БЦВМ. Выходы БМУ подключены к управляющим входам всех цифровых компонентов вычислителя.The composition of the calculator includes a communication unit (BS) connected by a trunk line to a storage device (memory) and an authorized access memory, the blocking input of which is connected to the output of the external impact sensor. The BS outputs are connected to the microprogram control unit (BMU) and the installation input of the secondary power supply (IVEP). The first and second blocks of matrix neuroprocessors (BNP) are connected to the trunk line, the inputs of which are connected to the BS outputs, and their outputs are connected to an operating device (OS) containing a multiplier and an adder connected in series. The output of the op-amp is connected to a memory that stores the resulting calculation matrix, the contents of which through the BS can be read out by the digital computer, since the main multiplex input-output of the BS is the input-output of the computer connected to the digital computer. The outputs of the BMU are connected to the control inputs of all digital components of the computer.
Кроме того силовой вход ИВЭП является силовым входом вычислителя, а установочный вход ИВЭП подключен к установочному выходу БС.In addition, the power input of the IWEP is the power input of the calculator, and the installation input of the IWEP is connected to the installation output of the BS.
ИВЭП содержит модуль постоянного питания (МПП) и модуль импульсного питания (МИП), силовой вход которых является силовым входом источника, установочный вход которого является одноименным входом МПП и формирователя синхроимпульсов (ФСИ), три управляющих выхода которого подключены к управляющим входам МИП, а выходы постоянного и импульсного питания модулей, и синхронизирующие выходы ФСИ являются выходами постоянного и импульсного питания и синхроимпульсов источника питания.IVEP contains a constant power supply module (MPP) and a pulse power supply module (MIP), the power input of which is the power input of the source, the installation input of which is the same input of the MPP and the sync pulse shaper (FSI), the three control outputs of which are connected to the control inputs of the MIP, and the outputs constant and pulsed power supply of the modules, and the synchronizing outputs of the FSI are outputs of constant and pulsed power and clock pulses of the power source.
Каждый БНП содержит девять нейропроцессоров, образующих матрицу с размерностью 3×3. Вход каждого нейропроцессора подключен в выходу устройства связи с БЦВМ, а магистральными входами-выходами нейропроцессоры подключены к дублированной магистрали, являющейся внешней магистралью блока.Each BNP contains nine neuroprocessors forming a 3 × 3 matrix. The input of each neuroprocessor is connected to the output of the communication device with the digital computer, and the main inputs and outputs of the neuroprocessors are connected to the duplicated trunk, which is the external trunk of the unit.
БМУ содержит базовый регистр кода операции, базовый регистр признаков, входы которого являются входами признаков блока, базовый счетчик адреса и базовый регистр смещения, установочные входы которых являются входом блока, подключенным к выходу БС, а их выходы образуют адресную шину, подключенную к входу базового микропрограммного запоминающего устройства (БМПЗУ), выходы которого являются выходами блока, а дополнительные выходы БМПЗУ подключены к входам базового регистра смещения.The BMU contains the basic register of the operation code, the basic register of signs, the inputs of which are inputs of the attributes of the block, the basic address counter and the basic register of displacement, the installation inputs of which are the input of the block connected to the output of the BS, and their outputs form the address bus connected to the input of the base firmware a storage device (BMPZU), the outputs of which are the outputs of the unit, and additional outputs of the BMPZU are connected to the inputs of the basic offset register.
Блок связи содержит процессор, вход-выход которого является магистральным входом-выходом блока. Через первую двунаправленную связь к процессору подключено связное запоминающее устройство, а через вторую двунаправленную связь и через кодирующе-декодирующее устройство процессор подключен к приемно-передающему устройству магистральной мультиплексной лини связи, являющейся линией связи блока и нейровычислителя в целом с подсистемами верхнего уровня и БЦВМ в частности.The communication unit contains a processor, the input-output of which is the main input-output of the unit. Through the first bi-directional communication, a connected storage device is connected to the processor, and through the second bi-directional communication and through the encoding-decoding device, the processor is connected to the receiving-transmitting device of the main multiplex communication line, which is the communication line of the unit and the neural calculator as a whole with the top-level subsystems and the digital computer in particular .
Каждый нейропроцессор, входящий в состав БМНП содержит микропроцессор, входы и вход-выход которого являются входами и входом-выходом нейропроцессора. Через двунаправленную шину к нему подключено процессорное ЗУ, а выход микропроцессора через буферный регистр подключен к установочному входу процессорного БМУ и к входам n умножителей, соединенных последовательно шинами переноса. Выходы умножителей подключены к входам сумматора, подключенного выходом к входу схемы связи, вход-выход которой объединенный с входом-выходом микропроцессора является входом-выходом нейропроцессора.Each neuroprocessor included in the BMNP contains a microprocessor, the inputs and input-output of which are inputs and input-output of the neuroprocessor. A processor memory is connected to it via a bi-directional bus, and the microprocessor output is connected through a buffer register to the installation input of the processor BMU and to the inputs of n multipliers connected in series by transfer buses. The outputs of the multipliers are connected to the inputs of the adder connected by the output to the input of the communication circuit, the input-output of which combined with the input-output of the microprocessor is the input-output of the neuroprocessor.
Процессорный БМУ содержит процессорный регистр кода, процессорный регистр признаков, входы которого являются входами признаков блока, процессорный счетчик адреса и процессорный регистр смещения, установочные входы этих регистров и счетчика являются установочным входом блока, а их выходы образуют адресную процессорную шину, подключенную к входу процессорного микропрограммного запоминающего устройства, выходы которого являются управляющими выходами блока, а дополнительные выходы этого запоминающего устройства подключены к входам процессорного регистра смешения.The processor BMU contains a processor code register, a processor feature register, the inputs of which are block feature inputs, a processor address counter and a processor offset register, the setup inputs of these registers and a counter are the unit setup input, and their outputs form an address processor bus connected to the processor microprogram input a storage device, the outputs of which are the control outputs of the unit, and the additional outputs of this storage device are connected to the inputs of mixing otsessornogo register.
ЗУСД включает первый и второй накопители, блокирующие входы которых являются блокирующим входом ЗУСД. Кроме того к входу каждого накопителя - первого и второго подключен выход своего сумматора метки времени, соответственно первого и второго, вход каждого из которых является входом метки времени запоминающего устройства, а через первую двунаправленную связь к каждому накопителю - первому и второму подключен свой сумматор массивов, соответственно первый и второй, вход-выход каждого из которых совместно с входом-выходом каждого из накопителей подключен к магистральной шине запоминающего устройства, являющейся магистралью нейровычислителя.ZUSD includes the first and second drives, the blocking inputs of which are the blocking input of the ZUSD. In addition to the input of each drive - the first and second, the output of its adder is attached to the time stamp, respectively, of the first and second, the input of each of which is the input of the time stamp of the storage device, and through the first bi-directional connection to each drive - the first and second the own adder of arrays is connected, respectively, the first and second, the input-output of each of which, together with the input-output of each of the drives is connected to the main bus of the storage device, which is the line of the neurocomputer I am.
ИВЭП включает с свой состав модуль постоянного питания (МПП) и модуль импульсного питания (МИП), силовые входы которых являются силовым входом источника, установочный вход которого является установочным входом МПП и формирователя синхроимпульсов (ФСИ), три управляющих выхода которого подключены к одноименным входам МИП, а выходы метки времени и синхроимпульсов ФСИ, постоянного питания МПП и импульсного МИП являются одноименными выходами ИВЭП.The IEPP includes a constant power module (MPP) and a pulse power module (MIP), the power inputs of which are the power input of the source, the installation input of which is the installation input of the MPP and the sync pulse shaper (FSI), the three control outputs of which are connected to the MIP inputs of the same name and the outputs of the timestamp and clock pulses of the FSI, constant power supply of the MPP and pulsed MIP are the outputs of the IVEP of the same name.
МПП содержит три идентичных конвертора, установочные входы которых являются установочным входом источника. Частотные выходы конверторов подключены к частотным входам блока контроля и у правления (БКУ).MPP contains three identical converters, the installation inputs of which are the installation input of the source. The frequency outputs of the converters are connected to the frequency inputs of the control unit and the board (BKU).
Выходы конверторов кроме того подключены к контрольным входам БКУ и через блок отключения (БО) подключены к входам блока выравнивания (БВ), выход которого является выходом модуля и ИВЭП и подключен к дополнительному контрольному входу БКУ, выходы которого подключены к управляющим входам БО.In addition, the outputs of the converters are connected to the control inputs of the BKU and, through the shutdown unit (BO), are connected to the inputs of the equalization unit (BV), the output of which is the output of the module and the IWEP and connected to the additional control input of the BKU, whose outputs are connected to the control inputs of the BO.
МИП содержит три идентичные ветви, объединенные с каждой из сторон, одна из которых является силовым входом, вторая выходом,. В каждой ветви последовательно включены два полевых транзистора, а три входных управляющих сигнала разведены так, что каждый из них подключен к затворам двух транзисторов, установленных в разных ветвях. Такая разводка обеспечивает резервирование исполнения управляющих сигналов по принципу мажоритарной выборки «2 из 3».MIP contains three identical branches, combined with each of the parties, one of which is the power input, the second output. In each branch, two field-effect transistors are connected in series, and the three input control signals are separated so that each of them is connected to the gates of two transistors installed in different branches. Such a wiring provides redundancy for the execution of control signals according to the principle of a 2 out of 3 majority sample.
Конвертор содержит фильтр, вход которого является силовым входом конвертора. За фильтром включен трансформатор, в разрыв первичной обмотке которого установлен транзистор - прерыватель. После вторичной обмотки установлен выпрямляющий диод (диодный мостик), за которым следует выходной фильтр нижних частот. Выход этого фильтра является выходом конвертора, который подключен к цепи обратной связи, начинающейся с преобразователя напряжения в частоту. Выход этого преобразователя подключен к входу элемента развязки (гальванической развязки), выход которого является частотным выходом конвертора и в свою очередь подключен к входу частотно-импульсного модулятора (ЧИМ), которым заканчивается обратная связь, так как его выход подключен к базе транзистора - прерывателя, частотой переключения которого можно изменять уровень выходного напряжения конвертора, а введение в ЧИМ установочного входа, являющегося установочным входом конвертора позволяет задавать номинал формируемой модулятором частоты прерываний транзистора и следовательно управлять выходным напряжением конвертора.The converter contains a filter, the input of which is the power input of the converter. Behind the filter, a transformer is included, in the gap of the primary winding of which a transistor - interrupter is installed. After the secondary winding, a rectifying diode (diode bridge) is installed, followed by an output low-pass filter. The output of this filter is the output of the converter, which is connected to a feedback circuit starting with a voltage to frequency converter. The output of this converter is connected to the input of the isolation element (galvanic isolation), the output of which is the frequency output of the converter and, in turn, connected to the input of the frequency-pulse modulator (PFM), which ends the feedback, since its output is connected to the base of the transistor - interrupter, the switching frequency of which you can change the output voltage level of the converter, and the introduction into the PFM of the installation input, which is the installation input of the converter, allows you to set the nominal value generated by the modulator The frequency of transistor interruptions and therefore control the output voltage of the converter.
БО содержит три полевых транзистора, истоки которых являются входами, стоки - выходами, а управляющие входы соединены с затворами транзисторов.BO contains three field-effect transistors, the sources of which are inputs, the drains are outputs, and the control inputs are connected to the gates of the transistors.
БВ содержит три идентичные цепи. В каждой цепи последовательно включены резистор и диод. У резистора первый вывод является входом. Второй вывод резистора подключен к аноду диода этой цепи. Катоды всех трех диодов объединены и образуют выход блока.BV contains three identical chains. In each circuit, a resistor and a diode are connected in series. For a resistor, the first pin is an input. The second output of the resistor is connected to the anode of the diode of this circuit. The cathodes of all three diodes are combined and form the output of the block.
БКУ содержит первый, второй, третий и четвертый частотные счетчики. Входы первых трех являются частотными входами блока, подключенными соответственно к частотным выходам первого, второго и третьего конверторов. Вход четвертого счетчика подключен к выходу контрольного преобразователя напряжения в частоту, входы которого являются контрольными и дополнительным контрольным входами блока, подключенными к выходам конверторов и блока выравнивания. Выход первого счетчика подключен к первым входам первого и второго сумматоров. Выход второго счетчика подключен ко второму входу второго сумматора и первому входу третьего сумматора, а выход третьего счетчика подключен ко вторым входам третьего и первого сумматоров. Выход четвертого счетчика подключен к первому входу четвертого сумматора, ко второму входу которого подключен выход регистра контрольного кода, выход которого подключен ко вторым входам всех контрольных схем сравнения. При этом, вход регистра контрольного кода объединен с входом регистра допуска, выходы которого подключены ко вторым входам первой, второй, третьей и четвертой контрольных схем сравнения. К выходам этих схем подключены входы соответствующих им первого, второго, третьего и четвертого триггеров ошибок, выходы которых подключены к управляющей группе логических элементов, выходы которой являются выходами блока, подключенными к управляющим входам блока отключения.BKU contains the first, second, third and fourth frequency counters. The inputs of the first three are the frequency inputs of the block, respectively connected to the frequency outputs of the first, second and third converters. The input of the fourth counter is connected to the output of the control voltage-to-frequency converter, the inputs of which are the control and additional control inputs of the unit, connected to the outputs of the converters and the alignment unit. The output of the first counter is connected to the first inputs of the first and second adders. The output of the second counter is connected to the second input of the second adder and the first input of the third adder, and the output of the third counter is connected to the second inputs of the third and first adders. The output of the fourth counter is connected to the first input of the fourth adder, to the second input of which the output of the control code register is connected, the output of which is connected to the second inputs of all control comparison circuits. At the same time, the input of the control code register is combined with the input of the tolerance register, the outputs of which are connected to the second inputs of the first, second, third and fourth control comparison circuits. The outputs of these circuits are connected to the inputs of the corresponding first, second, third and fourth error triggers, the outputs of which are connected to the control group of logic elements, the outputs of which are the outputs of the unit connected to the control inputs of the shutdown unit.
ФСИ содержит первый, второй и третий генераторы импульсов, установочный вход каждого из которых является установочным входом формирователя, а выход каждого из генераторов подключен к входу своего, соответственно, первого второго и третьего блока фазирования. Фазирующий выход каждого из этих блоков подключен к фазирующим входам двух других блоков и фазирующим входам блока мажоритации, к синхронизирующим входам которого подключены синхронизирующие выходы блоков фазирования, а выходы блока мажоритации являются выходом метки времени и синхроимпульсов формирователя.The FSI contains the first, second, and third pulse generators, the installation input of each of which is the installation input of the driver, and the output of each of the generators is connected to the input of its first, second, and third phasing units, respectively. The phasing output of each of these blocks is connected to the phasing inputs of two other blocks and the phasing inputs of the majority block, to the synchronizing inputs of which the synchronizing outputs of the phasing blocks are connected, and the outputs of the majorizing block are the output of the time stamp and the clock pulses of the shaper.
Генератор импульсов, входящий в ФСИ, содержит несколько (n) последовательно соединенных инверторов, подключенных выходами к входам первого мультиплексора. Выход этого мультиплексора является выходом генератора и подключен к входу первого инвертора и входу первого счетчика частоты. Выходы этого счетчика подключены к первым входам первой схемы сравнения, ко вторым входам которой подключены выходы первого регистра кода. Инкрементный и декрементный выходы первой схемы сравнения подключены к одноименным входам первого счетчика кода частоты, выходы которого подключены к управляющим входам первого мультиплексора. Кроме того установочный вход первого регистра кода и установочный вход первого счетчика кода являются установочным входом генератора.The pulse generator included in the FSI contains several (n) series-connected inverters connected by outputs to the inputs of the first multiplexer. The output of this multiplexer is the output of the generator and is connected to the input of the first inverter and the input of the first frequency counter. The outputs of this counter are connected to the first inputs of the first comparison circuit, the outputs of the first code register are connected to the second inputs of which. The incremental and decrement outputs of the first comparison circuit are connected to the same inputs of the first counter of the frequency code, the outputs of which are connected to the control inputs of the first multiplexer. In addition, the installation input of the first code register and the installation input of the first code counter are the generator installation input.
Блок фазирования содержит элемент И, первый вход которого является входом блока, а выход подключен к входу сдвигового регистра и реализованного на динамических триггерах счетчика, выход которого через дешифратор подключен к входу триггера останова, выход этого триггера является фазирующим выходом блока и подключен ко второму входу элемента И и первому входу мажоритарного элемента, выход которого подключен к входу триггера пуска, подключенного выходом к сбрасывающему входу триггера останова. Ко второму и третьему входу мажоритарного элемента подключены выходами триггеры привязки, входы которых являются фазирующими входами блока. При этом выходы четных и нечетных разрядов сдвигового регистра подключены соответственно к запускающим и сбрасывающим входам f триггеров - формирователей, выходы которых являются синхронизирующими выходами блока.The phasing block contains an element And, the first input of which is the input of the block, and the output is connected to the input of the shift register and implemented on the dynamic triggers of the counter, the output of which through a decoder is connected to the input of the stop trigger, the output of this trigger is the phasing output of the block and connected to the second input of the element And the first input of the majority element, the output of which is connected to the input of the start trigger, connected by the output to the reset input of the stop trigger. To the second and third inputs of the majority element are connected by outputs triggers of the binding, the inputs of which are the phasing inputs of the block. The outputs of the even and odd digits of the shift register are connected respectively to the triggering and resetting inputs f of the triggers - shapers, the outputs of which are the synchronizing outputs of the block.
ЧИМ содержит группу последовательно соединенных инверторов, подключенных выходами к входам второго мультиплексора. Выход этого мультиплексора подключен к входу первого инвертора группы и является выходом генератора, вход которого является входом второго счетчика частоты. Выходы второго счетчика частоты подключены к первым входам второй схемы сравнения, ко вторым входам которой подключены выходы второго регистра кода. Инкрементный и декрементный выходы второй схемы сравнения подключены к одноименным входам второго счетчика кода частоты, выходы которого подключены к управляющим входам второго мультиплексора. Кроме того установочный вход второго регистра кода и установочный вход второго счетчика кода являются установочным входом генератора.The PFM contains a group of series-connected inverters connected by outputs to the inputs of the second multiplexer. The output of this multiplexer is connected to the input of the first inverter of the group and is the output of the generator, the input of which is the input of the second frequency counter. The outputs of the second frequency counter are connected to the first inputs of the second comparison circuit, the outputs of the second code register are connected to the second inputs of which. The incremental and decrement outputs of the second comparison circuit are connected to the inputs of the second counter of the frequency code of the same name, the outputs of which are connected to the control inputs of the second multiplexer. In addition, the installation input of the second code register and the installation input of the second code counter are the installation input of the generator.
Динамический триггер выполнен как транзисторный усилитель с особенностью в том что к базе транзистора триггера кроме резисторного делителя, задающего рабочую точку транзистора подключена как элемент памяти цепь из индуктивности L и конденсатора С. Особенность является то, что для обеспечения защиты от внешних для триггера электромагнитных наводок индуктивность имеет две обмотки рабочую и компенсационную.The dynamic trigger is designed as a transistor amplifier with the feature that, in addition to the resistor divider defining the operating point of the transistor, the trigger transistor is connected as a memory element by a circuit from inductance L and capacitor C. The peculiarity is that in order to provide protection against external electromagnetic interference, the inductance has two windings working and compensation.
Компенсационная обмотка намотана поверх рабочей со встречным по отношению к намотке рабочей обмотки расположением витков.The compensation winding is wound on top of the working with the arrangement of turns opposite to the winding of the working winding.
Состав Нейровычислителя и составляющих компонентов приведен в виде структур и схем на фигурах с 1-й по 8-ю.The composition of the Neurocalculator and its constituent components is given in the form of structures and diagrams in the figures from 1 to 8.
На фигуре 1 приведен состав Нейровычислителя, где цифрой 1 обозначен БМУ, цифрами 2-1 и 2-2 обозначены соответственно первый и второй блоки матричных вычислителей, цифрой 3 обозначено ОУ, цифрой 2-3 обозначено матричное запоминающее устройство, цифрой 4 - ИВЭП и цифрой 5 обозначен блок связи.The figure 1 shows the composition of the Neurocalculator, where the
Блок матричных процессоров приведен на фигуре 2. Здесь цифрами от 21-1 до 23-3 обозначены нейропроцессоры и цифрой 24 - устройство связи.The block of matrix processors is shown in figure 2. Here, the numbers from 21-1 to 23-3 indicate the neuroprocessors and the
Нейропроцессор приведен на фигуре 2-1. Здесь цифрами 210 обозначен микропроцессор, цифрами 211 - процессорное ЗУ, 212 - буферный регистр, цифрами 213 обозначен процессорный БМУ, цифрами от 214-1 до 214-n обозначены умножители, цифрами 215 - сумматор и цифрами 216 обозначено устройство связи.The neuroprocessor is shown in figure 2-1. Here, the
Операционное устройство приведено на фигуре 3, где цифрами 31 обозначен блок умножения, цифрами 32 - блок сумматоров и цифрами 33 обозначен блок связи с матричным ЗУ.The operating device is shown in figure 3, where the
ИВЭП приведен на фигуре 4, где цифрами 41, 42 и 43 обозначены соответственно модуль постоянного питания, модуль импульсного питания и ФСИ.IVEP is shown in figure 4, where the
МПП приведен на фигуре 4-1. На фигуре цифрами 41-1, 41-2 и 41-3 обозначены конверторы, цифрами 412 - БУК и цифрами 413 и 414 обозначены соответственно БО и БВ.MPP is shown in figure 4-1. In the figure, the numbers 41-1, 41-2 and 41-3 are the converters, the
Конвертор приведен на фигуре 4-1-1. Здесь цифрами 4111 и 4112 обозначены соответственно фильтр и выходной фильтр. Цифрами 4116 обозначен трансформатор. Цифрами 4113 обозначен преобразователь напряжения в частоту, цифрами 4114 - элемент развязки и цифрами 4115 обозначен ЧИМ.The converter is shown in figure 4-1-1. Here, the
На фигуре 4-1-2 приведен БУК. На этой фигуре цифрами от 4121-1 до 4121-4 обозначены первый, второй, третий и четвертый частотные счетчики. Цифрами от 4122-1 до 4122-4 обозначены первый, второй, третий и четвертый сумматоры. Цифрами от 4123-1 до 4123-4 обозначены первая, вторая, третья и четвертая контрольные схемы совпадения. Цифрами от 4124-1 до 4124-4 обозначены первый, второй, третий и четвертый триггеры неисправности. Цифрами 4125 обозначена группа логических схем, цифрами 4126 и 4127 обозначены регистр кода и регистр допуска соответственно и цифрами 4128 обозначен контрольный преобразователь напряжения в частоту.The figure 4-1-2 shows the beech. In this figure, the numbers from 4121-1 to 4121-4 indicate the first, second, third and fourth frequency counters. The numbers from 4122-1 to 4122-4 indicate the first, second, third and fourth adders. The numbers from 4123-1 to 4123-4 denote the first, second, third and fourth control schemes coincidence. The numbers 4124-1 to 4124-4 indicate the first, second, third and fourth fault triggers. The
Фильтр приведен на фигуре 4-1-3.The filter is shown in figure 4-1-3.
ЧИМ приведен на фигуре 4-1-4, где цифрами 4141 обозначена группа инверторов, цифрами 4142 - второй мультиплексор, цифрами 4143 обозначен второй счетчик кода частоты, цифрами 4144 - второй счетчик частоты, цифрами 4145 обозначена вторя схема сравнения и цифрами 4146 обозначен второй регистр кода частоты.PFM is shown in figure 4-1-4, where the
МИП приведен на фигуре 4-2.MIP is shown in figure 4-2.
ФСИ приведен на фигуре 4-3. Здесь цифрами 431-1, 431-2 и 431-3 обозначены соответственно первый, второй и третий генераторы импульсов. Цифрами 432-1, 432-2 и 432-3 обозначены первый, второй и третий блоки фазирования и цифрами 433 обозначен блок мажоритации.FSI is shown in figure 4-3. Here, the numbers 431-1, 431-2 and 431-3 denote the first, second and third pulse generators, respectively. The numbers 432-1, 432-2 and 432-3 indicate the first, second and third phasing units and the
ГИ приведен на фигуре 4-3-1, где цифрами 4311 обозначены инверторы, цифрами 4312 - первый мультиплексор, цифрами 4313 обозначен первый счетчик кода частоты, цифрами 4314 обозначен первый счетчик частоты, цифрами 4315 - первая схема сравнения и цифрами 4316 обозначен первый регистр кода частоты.GI is shown in figure 4-3-1, where the
Блок фазирования приведен на фигуре 4-3-2. Здесь цифрами 4320 обозначен элемент И, цифрами 4321 и 4322 обозначены соответственно счетчик на динамических триггерах и сдвиговый регистр. Цифрами 4323 обозначен дешифратор, цифрами 4324 и 4325 обозначены, соответственно, триггер останова и триггер пуска. Цифрами 4326 обозначен мажоритарный элемент, цифрами 4327 - триггеры привязки и цифрами от 4328-1 до 4328-f обозначены триггеры формирователи.The phasing block is shown in figure 4-3-2. Here, the
Блок связи приведен на фигуре 5, где цифрами 50 обозначен процессор, цифрами 51 - запоминающее устройство, цифрами 52 и 53 обозначены соответственно кодирующе-декодирующее устройство и приемно-передающее устройство.The communication unit is shown in figure 5, where the
ДВВ приведен на фигуре 6, где цифрами 60 и 61 обозначены, соответственно, чувствительный элемент датчика и формирователь сигнала.DWE is shown in figure 6, where the
Чувствительный элемент ДВВ приведен на фигуре 6-1.Sensitive element DVV shown in figure 6-1.
Формирователь сигнала приведен на фигуре 7, где цифрами 70 обозначен КЗГ, цифрами 71-таймерный счетчик, цифрами 72 обозначен таймерный дешифратор, цифрами 73 обозначен триггер блокировки, цифрами 74 и 75 обозначены, соответственно регистр кода и дешифратор кода и цифрами 76 обозначен логический элемент.The signal shaper is shown in figure 7, where the
Динамический триггер приведен на фигуре 8.The dynamic trigger is shown in figure 8.
ЗУСД приведен на фигуре 9, где цифрами 91-1 и 91-2 обозначены энергонезависимые накопители, цифрами 92-1 и 92-2 обозначены сумматоры метки времени и цифрами 93-1 и 93-2 обозначены сумматоры массивов.ZUSD is shown in figure 9, where the numbers 91-1 and 91-2 indicate non-volatile drives, the numbers 92-1 and 92-2 indicate the adders of the time stamp and the numbers 93-1 and 93-2 indicate the adders of the arrays.
Нейровычислитель может быть реализован следующим образом:The neurocomputer can be implemented as follows:
Все цифровые узлы реализуются на основе комплекта радиацонностойких БИС серии 1825 и запоминающих устройств на основе БИС серии 1620, изготавливаемых в производстве АО «Ангстрем», дополненных БИС на основе базовых матричных кристаллов серий 1555 и 1556, изготавливаемых там же. ЗУСД реализуется на основе многоотверстевых магнитных сердечников или цилиндрических тонких магнитных пленок, изготавливаемых в производстве ФГУП «НПОА», г. Екатеринбург, в производстве которого изготавливаются из дискретных элементов ИВЭП, ДВВ и динамический триггер.All digital nodes are implemented on the basis of a set of radiation-resistant LSIs of the 1825 series and memory devices based on the LSIs of the 1620 series manufactured by Angstrem JSC, supplemented by LSIs based on the base matrix crystals of the 1555 and 1556 series manufactured there. ZUSD is implemented on the basis of multi-hole magnetic cores or cylindrical thin magnetic films manufactured in the production of FSUE NPOA, Yekaterinburg, in the manufacture of which are made of discrete elements IVEP, DVV and dynamic trigger.
Нейровычислитель работает следующим образом. Перед началом работы из БЦВМ верхнего уровня во все микропрограммные запоминающие устройства загружаются микропрограммы и «обучающие» коэффициенты, обеспечивающие вычисление требуемых функций и алгоритмов матричных преобразований. В МПП и ФСИ источника вторичного электропитания вводятся уставки, соответствующие номинальным значениям питания и частоты следования синхроимпульсов. По результатам периодически проводимых по командам БЦВМ тестовых проверок, для чего загружаются соответствующие микропрограммы, производится определение фактического быстродействия цифровых узлов и вводятся уставки в МПП и ФСИ, соответствующие максимально возможному быстродействию, которое может изменяться при изменении температуры окружающей среды и снижаться при наборе заметной дозы (не мене 100 Крад) или повышаться при начальном наборе дозы (до 10 Крад).Neurocomputer works as follows. Before starting work from a top-level digital computer, all microprogram memory devices are loaded with microprograms and “training” coefficients, which provide the calculation of the required functions and matrix transformation algorithms. In the MPP and FSI of the secondary power source, the settings are entered that correspond to the nominal values of the power supply and the clock repetition rate. Based on the results of periodic periodic tests conducted by the commands of the digital computer, for which the corresponding microprograms are downloaded, the actual speed of the digital nodes is determined and the settings in the MPP and FSI are entered, corresponding to the maximum possible speed, which can change with changing ambient temperature and decrease when a noticeable dose is set ( not less than 100 Krad) or increase with the initial dose (up to 10 Krad).
Все результаты вычислений один раз в цикле (примерно одиг раз в 1 мс) записываются в несколько идентичных по составу данных зон ЗУСД, накопители которых блокируются от несанкционированного обращения. Блокировка поддерживается сигналом ДВВ на время внешнего воздействия, После окончания воздействия формирователем сигнала ДВВ формирует сигнал обнуления/пуска по которому вычислитель переходит к выполнению микропрограмм рестарта, записанных в постоянной памяти всех его БМУ, используя сохранившийся в ЗУСД массив результатов последнего перед сбоем цикла вычислений. Достоверный массив из нескольких резервных выбирается путем проверки его содержимого по его контрольной сумме, формируемой для каждого массива перед началом записи в ЗУСД.All the results of calculations once in a cycle (approximately once every 1 ms) are recorded in several zones of ZUSD, identical in composition, whose drives are blocked from unauthorized use. The blocking is supported by the DVV signal for the duration of the external impact.After the exposure, the DVV signal generator generates a zeroing / start signal by which the calculator proceeds to restart microprograms recorded in the permanent memory of all its BMUs, using the array of the results of the last stored in the RAM system before the calculation cycle fails. A reliable array of several backups is selected by checking its contents against its checksum generated for each array before recording in the RAM.
Таким образом, введение в состав вычислителя блока матричных нейпроцессоров, в которых каждый нейропроцессор, являясь элементом матрицы, обеспечивает быстрое вычисление тригонометрических функций, а каждый блок является, по сути, исходной матрицей в произведений двух матриц.Thus, the introduction of a block of matrix neuroprocessors into the composition of the calculator, in which each neuroprocessor, being an element of the matrix, provides a quick calculation of trigonometric functions, and each block is, in fact, the initial matrix in the products of two matrices.
Введенное после этого блока операционное устройство обеспечивает высокою скорость при вычислении элементов результирующей матрицы, элементы которой являются компонентами пространственных векторов трех координатной инерциальной системы.The operating device introduced after this block provides high speed in calculating the elements of the resulting matrix, whose elements are components of the spatial vectors of the three coordinate inertial system.
В результате чего достигается требуемое(не более 1 мс) для работы БИНС в составе САУ высокоманевренными объектами время формирования инерциальной системы координат.As a result, the required (no more than 1 ms) time for the operation of the SINS as part of self-propelled guns by highly maneuverable objects is achieved, the formation time of the inertial coordinate system.
Ведение резервирования на уровне отдельных узлов компонентов вычислителя и введение режимов перестройки номиналов питающих напряжений и частоты следования синхроимпульсов позволяет нейтрализовать как катастрофические отказы элементов вычислителя, вызванные естественным старением и(или) потоком тяжелых заряженных частиц космического пространства, так и обеспечить максимально возможное быстродействия вычислителя для каждого интервала работы, нейтрализуя или используя для повышения производительности изменение быстродействия полупроводниковых элементов, вызванное изменением температуры окружающей среды и(или) дозовыми эффектами в материалах полупроводниковых структур элементов из-за действия ионизирующего излучения космического пространства, ядерно-энергетических установок или загрязненной местности.Keeping redundancy at the level of individual nodes of the components of the calculator and introducing regimes for adjusting the nominal values of the supply voltages and the pulse repetition rate allows you to neutralize both catastrophic failures of the calculator elements caused by natural aging and (or) the flow of heavy charged particles of outer space, and to ensure the highest possible speed of the calculator for each interval of work, neutralizing or using to improve performance, change the speed of semiconductor elements caused by changes in ambient temperature and (or) dose effects in the materials of semiconductor structures of elements due to the action of ionizing radiation from outer space, nuclear power plants or contaminated areas.
Кроме того введение режима рестарта вычислительного процесса с использованием сохраненных в ЗУСД рестартовых массивов в каждом цикле вычислений позволят нейтрализовать сбои в работе вычислителя, вызванные внешним ионизирующим импульсным излучением при вспышках на Солнце, авариях ядерно-энергетических установок и направленным противодействием.In addition, the introduction of the restart mode of the computational process using the restart arrays stored in the ZUSD in each calculation cycle will allow to neutralize the malfunctions of the computer caused by external ionizing pulsed radiation during solar flares, accidents of nuclear power plants and directional counteraction.
Все эти свойства предложенного Нейровычислителя позволяют успешно использовать его в составе БИНС, устанавливаемых в системы управления высоко маневренными объектами ракетно-космической техники и в частности комическими аппаратами а также робототехническими комплексами, предназначенными для ликвидации аварий типа Чернобыльской или для работы в инженерных войсках.All these properties of the proposed Neurocalculator make it possible to successfully use it as part of SINS installed in control systems for highly maneuverable objects of rocket and space technology and, in particular, comic devices and robotic systems designed to eliminate accidents like Chernobyl or to work in the engineering forces.
Claims (23)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013139423/08A RU2553098C2 (en) | 2013-08-23 | 2013-08-23 | Neurocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013139423/08A RU2553098C2 (en) | 2013-08-23 | 2013-08-23 | Neurocomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2013139423A RU2013139423A (en) | 2015-02-27 |
| RU2553098C2 true RU2553098C2 (en) | 2015-06-10 |
Family
ID=53279440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013139423/08A RU2553098C2 (en) | 2013-08-23 | 2013-08-23 | Neurocomputer |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2553098C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2732201C1 (en) * | 2020-02-17 | 2020-09-14 | Российская Федерация, от имени которой выступает ФОНД ПЕРСПЕКТИВНЫХ ИССЛЕДОВАНИЙ | Method for constructing processors for output in convolutional neural networks based on data-flow computing |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1226448A1 (en) * | 1984-10-15 | 1986-04-23 | Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина) | Matrix device for calculating values of trigonometric functions |
| US5278945A (en) * | 1992-01-10 | 1994-01-11 | American Neuralogical, Inc. | Neural processor apparatus |
| EP0525543B1 (en) * | 1991-08-02 | 1999-01-13 | Yozan Inc. | Neural processor device |
| RU2131145C1 (en) * | 1998-06-16 | 1999-05-27 | Закрытое акционерное общество Научно-технический центр "Модуль" | Neural processor, device for calculation of saturation functions, calculating unit and adder |
| RU2469376C1 (en) * | 2011-07-06 | 2012-12-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Computing device for strap-down inertial navigation system (sins) |
| RU2473126C1 (en) * | 2011-10-28 | 2013-01-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Neuroprocessor |
-
2013
- 2013-08-23 RU RU2013139423/08A patent/RU2553098C2/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1226448A1 (en) * | 1984-10-15 | 1986-04-23 | Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина) | Matrix device for calculating values of trigonometric functions |
| EP0525543B1 (en) * | 1991-08-02 | 1999-01-13 | Yozan Inc. | Neural processor device |
| US5278945A (en) * | 1992-01-10 | 1994-01-11 | American Neuralogical, Inc. | Neural processor apparatus |
| RU2131145C1 (en) * | 1998-06-16 | 1999-05-27 | Закрытое акционерное общество Научно-технический центр "Модуль" | Neural processor, device for calculation of saturation functions, calculating unit and adder |
| RU2469376C1 (en) * | 2011-07-06 | 2012-12-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Computing device for strap-down inertial navigation system (sins) |
| RU2473126C1 (en) * | 2011-10-28 | 2013-01-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Neuroprocessor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2732201C1 (en) * | 2020-02-17 | 2020-09-14 | Российская Федерация, от имени которой выступает ФОНД ПЕРСПЕКТИВНЫХ ИССЛЕДОВАНИЙ | Method for constructing processors for output in convolutional neural networks based on data-flow computing |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2013139423A (en) | 2015-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Savage | Constraining flavour changing neutral currents with B→ μ+ μ− | |
| RU2473126C1 (en) | Neuroprocessor | |
| RU2563333C2 (en) | Inertial strapdown system | |
| Bricker | A unified method for analyzing mission reliability for fault tolerant computer systems | |
| Konstantinou et al. | Resilient cyber-physical energy systems using prior information based on gaussian process | |
| Ru et al. | Supervisor synthesis for discrete event systems under partial observation and arbitrary forbidden state specifications | |
| RU2553098C2 (en) | Neurocomputer | |
| Chetverikov et al. | Multiple-valued structures of intellectual systems | |
| EP3899813A1 (en) | Robust majorana magic gates via measurements | |
| Wu et al. | Recursive linear continuous quaternion attitude estimator from vector observations | |
| RU2428350C1 (en) | Ship control system | |
| RU2534955C1 (en) | Automatic control system | |
| RU2560204C2 (en) | Spacecraft control system | |
| Lowry | Software construction and analysis tools for future space missions | |
| AU2022202653A1 (en) | Efficient fault-tolerant trotter simulation of molecular hamiltonians | |
| CN104408230A (en) | Spacecraft integral performance health management method based on improved directed graph | |
| Steurer et al. | Model-based dependability analysis of fault-tolerant inertial navigation system: A practical experience report | |
| CN111279368B (en) | Method and apparatus for performing phase operations | |
| Chung | A decomposed symbolic approach to reactive planning | |
| Johnson | Norming 𝐶 (𝑈) and related algebras | |
| US8513647B1 (en) | Quantum computational device employing multi-qubit structures and associated systems and methods | |
| Werbos | Stochastic path model of polaroid polarizer for Bell's Theorem and triphoton experiments | |
| CN105223595A (en) | Satellite positioning method and satellite positioning device | |
| Raykin et al. | 1/N expansion and spin correlations in constrained wave functions | |
| RU2494006C2 (en) | Automatic control system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160824 |