RU2469376C1 - Computing device for strap-down inertial navigation system (sins) - Google Patents

Computing device for strap-down inertial navigation system (sins) Download PDF

Info

Publication number
RU2469376C1
RU2469376C1 RU2011127851/08A RU2011127851A RU2469376C1 RU 2469376 C1 RU2469376 C1 RU 2469376C1 RU 2011127851/08 A RU2011127851/08 A RU 2011127851/08A RU 2011127851 A RU2011127851 A RU 2011127851A RU 2469376 C1 RU2469376 C1 RU 2469376C1
Authority
RU
Russia
Prior art keywords
input
outputs
inputs
output
computing device
Prior art date
Application number
RU2011127851/08A
Other languages
Russian (ru)
Inventor
Владимир Михайлович Антимиров
Александр Юрьевич Вагин
Любовь Геннадьевна Зыкова
Александр Сергеевич Наронов
Алексей Сергеевич Вдовин
Original Assignee
Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" filed Critical Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова"
Priority to RU2011127851/08A priority Critical patent/RU2469376C1/en
Application granted granted Critical
Publication of RU2469376C1 publication Critical patent/RU2469376C1/en

Links

Images

Landscapes

  • Advance Control (AREA)

Abstract

FIELD: information technology.
SUBSTANCE: computing device has a microprocessor, random-access and read-only memory and a first gateway processor, connected to microprocessor buses, wherein the processor buses are connected to a second gateway processor and an arithmetical extension module whose control input is the input of the device, the interrupt input and output are respectively connected to the output and the input of the microprocessor, and the first and second frequency outputs are respectively connected to the inputs of the microprocessor and the inputs of the gateway processors, whose inputs/outputs are the inputs/outputs of the device.
EFFECT: higher efficiency of the computing device.
7 cl, 8 dwg

Description

В настоящее время в связи с интенсивным введением вычислительных средств в состав систем управления(СУ) высокоманевренными объектами авиационной и ракетно-космической техники и особенно в космические аппараты, длительное время работающие при воздействии дестабилизирующих факторов космического пространства, возникла задача создания новых малогабаритных устройств для получения навигационной информации с датчиков (акселерометров и датчиков угловых скоростей).Currently, due to the intensive introduction of computing tools into control systems (SU) by highly maneuverable objects of aviation and rocket and space technology, and especially into space vehicles operating for a long time under the influence of destabilizing factors of outer space, the task has arisen of creating new small-sized devices for obtaining navigation information from sensors (accelerometers and angular velocity sensors).

В идеальном случае в центральную управляющую бортовую вычислительную систему информация должна поступать в цифровом виде, содержащем пространственные координаты центра масс, угловые скорости и углы ориентации объекта управления в пространстве.In the ideal case, information should be received in the central control on-board computer system in digital form containing the spatial coordinates of the center of mass, angular velocities and orientation angles of the control object in space.

В связи с этим все большее распространение получают бескарданные инерциальные системы (БИНС), в состав которых вводят специализированные вычислительные устройства (СВУ), обеспечивающие формирование упомянутой выше системы координат в математическом виде путем непрерывной обработки информации аналоговых чувствительных элементов.In this regard, gimballess inertial systems (SINS) are becoming more widespread, which include specialized computing devices (IEDs) that ensure the formation of the coordinate system mentioned above in mathematical form by continuously processing the information of analog sensitive elements.

Особенностью этих СВУ является обеспечение быстрого (практически непрерывного) пересчета входной информации датчиков в инерциальную систему координат, что позволяет использовать БИНС вместо сложной и недостаточно надежной гиростабилизированной платформы. Основными вычислительными задачами СВУ являются тригонометрические и матричные вычисления (расчет направляющих углов).A feature of these IEDs is the provision of fast (almost continuous) conversion of the input information of the sensors into an inertial coordinate system, which makes it possible to use SINS instead of a complex and insufficiently reliable gyro-stabilized platform. The main computational tasks of VCA are trigonometric and matrix calculations (calculation of directional angles).

Учитывая необходимость установки БИНС на борту объекта от БИНС и соответственно его СВУ, требуются минимально возможные габаритно-массовые характеристики и энергопотребление. Эти ограничения повлекли широкое внедрение в состав бортовых вычислительных устройств больших и сверхбольших интегральных микросхем (БИС и СБИС) микропроцессоров (МП) и запоминающих устройств (ЗУ), изготавливаемых в основном по КМОП технологии. Это позволяет получить хорошие приборные характеристики, но выдвигает проблему обеспечения работоспособности устройства при длительной работе в условиях воздействия дестабилизирующих факторов космического пространства.Given the need to install SINS on board an object from SINS and, accordingly, its VCA, the minimum possible overall dimensions and power consumption are required. These restrictions have led to the widespread adoption of large and ultra-large integrated circuits (LSI and VLSI) microprocessors (MP) and memory devices (memory), which are mainly manufactured using CMOS technology, as part of on-board computing devices. This allows you to get good instrumental characteristics, but raises the problem of ensuring the operability of the device during prolonged operation under the influence of destabilizing factors in outer space.

Известны вычислительные устройства, реализованные на основе МП типа 8085 (См. Й.Янсен «Курс цифровой электроники, Т4 / микрокомпьютеры», с.190-195, рис.4.2 и 4.5), устройства содержат микропроцессор и подключенные к нему ЗУ разного типа (постоянные и оперативные).Computing devices are known that are implemented on the basis of MP type 8085 (See J. Jansen “Digital Electronics Course, T4 / Microcomputers”, p.190-195, Figs. 4.2 and 4.5), the devices contain a microprocessor and various types of memory devices connected to it ( permanent and operational).

Реализация такого типа вычислителей позволяет получить небольшие габариты устройств при приемлемом энергопотреблении.The implementation of this type of calculators allows you to get the small size of the devices with acceptable power consumption.

Однако особенность их структуры, а именно последовательное обращение по общим связям к памяти программ и данных не позволяет получить высокую производительность, требуемую от СВУ БИНС, особенно в части вычислений тригонометрических функций и матричных преобразований, в основе которых лежат вычисления типа: АВ+ВС+АС и т.д., т.е. сумма произведений.However, the peculiarity of their structure, namely sequential access to common memory and program and data memory, does not allow to obtain the high performance required from VCA SINS, especially with regard to the calculation of trigonometric functions and matrix transformations, which are based on calculations of the type: AB + BC + AC etc., i.e. amount of works.

Реализация задач пересчета систем координат с вычислением большого числа тригонометрических функций на указанных выше устройствах на основе МП 8085 не удовлетворяет требованиям, предъявляемым к ВУ БИНС.The implementation of the tasks of recalculating coordinate systems with the calculation of a large number of trigonometric functions on the above devices based on MP 8085 does not satisfy the requirements for the VIN BINS.

Известны решения, направленные на повышение производительности микропроцессорных вычислителей путем введения дополнительных блоков, вычисляющих функции, подключаемые к МП через процессор обмена (См. А.А.Мячев «Мини- и микроЭВМ систем обработки информации» Москва, Энергоатомидат, 1991 г. стр.47-49). Данное решение может быть принято за прототип. Вычисление на специальном аппаратурном расширителе (АР) отдельных функций, например Фурье, как предлагается в известном решении, существенно сокращает время вычисления выделенных функций, но производительность микроЭВМ при этом увеличивается незначительно, так как взаимодействие с АР осуществляется через устройство ввода-вывода (процессор обмена, имеющий ограниченную пропускную способность).Known solutions aimed at improving the performance of microprocessor computers by introducing additional units that calculate the functions connected to the MP through the exchange processor (See A.A. Myachev “Mini- and microcomputers of information processing systems” Moscow, Energoatomidat, 1991, p. 47 -49). This decision can be taken as a prototype. The calculation on a special hardware expander (AR) of individual functions, for example, Fourier, as proposed in the known solution, significantly reduces the calculation time of the selected functions, but the performance of the microcomputer increases slightly, since the interaction with the AR is carried out through an input-output device (exchange processor, having limited bandwidth).

С целью повышения производительности ВУ целесообразно реализовать прямую связь МП с АР.In order to increase the productivity of WU, it is advisable to implement a direct connection between MP and AR.

Предлагается вычислительное устройство БИНС, содержащее микропроцессор с подключенными к нему процессором обмена, блоками запоминающих устройств и модуль арифметического расширения (MAP), который подключен к шинам микропроцессора аналогично блокам ЗУ.A BINS computing device is proposed that contains a microprocessor with an exchange processor connected to it, memory units and an arithmetic expansion module (MAP), which is connected to the microprocessor buses similarly to memory units.

Структура предлагаемого ВУ приведена на чертеже (Фиг.1), где цифрой 1 обозначен микропроцессор (МП), цифрой 2 обозначен модуль оперативного запоминающего устройства (ОЗУ). Цифрой 3 обозначен модуль постоянного запоминающего устройства (ПЗУ), цифрами 4 и 5 обозначены первый и второй процессоры обмена, цифрой 6 обозначен аппаратурный модуль арифметического расширения (МАР). Все эти модули подключены к шинам микропроцессора. Кроме того выход прерывания МП подключен к соответствующему входу MAP, выход прерывания которого подключен к соответствующему входу МП. Управляющий вход MAP является одноименным входом устройства. А его первый и второй частотные выходы подключены соответственно к частотным входам МП и модулей обмена. Двунаправленные входы-выходы процессоров обмена являются входами -выходами вычислительного устройства для связи с датчиками и подсистемой верхнего уровня соответственно.The structure of the proposed WU is shown in the drawing (Figure 1), where the number 1 indicates the microprocessor (MP), the number 2 indicates the module random access memory (RAM). Numeral 3 denotes a read-only memory module (ROM), numbers 4 and 5 denote the first and second exchange processors, numeral 6 denotes an arithmetic expansion hardware module (MAP). All of these modules are connected to the microprocessor buses. In addition, the MP interrupt output is connected to the corresponding MAP input, the interrupt output of which is connected to the corresponding MP input. The MAP control input is the device input of the same name. And its first and second frequency outputs are connected respectively to the frequency inputs of the MP and exchange modules. Bidirectional inputs and outputs of the exchange processors are inputs and outputs of the computing device for communication with sensors and the upper level subsystem, respectively.

Структура MAP приведена на чертеже (Фиг.2), где цифрой 21 обозначен арифметический процессор (АП) с умножителем, в качестве которого может быть использован микропроцессор на основе БИС серии 1825 (1825 ВС3 И 1825 ВР), цифрой 22-1 и 22-2 обозначены первый и второй накопитель локального оперативного запоминающего устройства (ЛОЗУ), цифрой 23 обозначен блок связи (БС), цифрой 24 обозначен формирователь адреса микропрограмм (ФАМ), а цифрой 25 обозначено микропрограммное постоянное запоминающее устройство (МПЗУ). АП имеет двунаправленную связь с каждым из накопителей ЛОЗ, а также индивидуальные входы от накопителей. Двунаправленные входы - выходы БС являются входами-выходами MAP, подключенными к МП, а первая и вторая группа адресных выходов БС подключены к адресным входам соответственно ЛОЗУ и ФАМ. Управляющий вход БС является входом MAP и устройства в целом, а первый и второй частотные выходы блока являются выходами MAP. Первая и вторая группа синхронизирующих выходов БС подключены с синхровходам соответственно АП и ФАМ, подключенного информационными входами и выходами к соответствующим выходам и входам МПЗУ, управляющий вход которого подключен к одноименному выходу ФАМ, а управляющие выходы МПЗУ подключены к одноименным входам АП и ЛОЗУ, подключенного информационными и адресными шинами к БС, управляющий вход которого является управляющим входом MAP. Кроме того выходы признаков АП подключены к одноименным входам ФАМ, а первый и второй выходы ЛОЗУ подключены к первому и второму входам АП.The structure of the MAP is shown in the drawing (Figure 2), where the number 21 denotes an arithmetic processor (AP) with a multiplier, which can be used as a microprocessor based on the LSI series 1825 (1825 BC3 and 1825 BP), the numbers 22-1 and 22- 2, the first and second local random access memory (LOS) storage devices are indicated, 23 indicates a communication unit (BS), 24 denotes a microprogrammer address generator (FAM), and 25 denotes a firmware read-only memory (MPD). The AP has bidirectional communication with each of the drives of the VOC, as well as individual inputs from the drives. Bidirectional inputs - outputs of the BS are the inputs and outputs of the MAP connected to the MP, and the first and second group of address outputs of the BS are connected to the address inputs of the LOZ and FAM, respectively. The BS control input is the input of the MAP and the device as a whole, and the first and second frequency outputs of the block are the MAP outputs. The first and second group of BS synchronizing outputs are connected from the sync inputs of the AP and FAM, respectively, connected by information inputs and outputs to the corresponding outputs and inputs of the MFD, the control input of which is connected to the FAM output of the same name, and the control outputs of the MFD are connected to the same inputs of the AP and LOA connected by information and address buses to the BS, the control input of which is the control input of the MAP. In addition, the outputs of the signs of the AP are connected to the inputs of the same name FAM, and the first and second outputs of the LOAD are connected to the first and second inputs of the AP.

Структура блока связи приведена на чертеже (Фиг.3), где цифрой 31 обозначен регистр данных, цифрами 32 и 33 обозначены соответственно младший и старший регистры адреса, цифрой 34 обозначен дешифратор, а цифрой 35 - формирователь синхроимпульсов, синхронизирующие первый и второй частотные выходы которого являются выходами блока. Управляющие входы являются входом блока, а запускающий вход формирователя подключен к выходу дешифратора, подключенного входами к выходам старшего регистра адреса, входы которого совместно с входами младшего регистра адреса являются входом блока, при этом выходы младшего регистра адреса, информационные шины и входы-выходы регистра данных являются соответствующими входами и выходами блока.The structure of the communication unit is shown in the drawing (Fig. 3), where the number 31 indicates the data register, the numbers 32 and 33 indicate the lowest and highest address registers, the number 34 indicates the decoder, and the number 35 indicates the clock generator synchronizing the first and second frequency outputs of which are the outputs of the block. The control inputs are the input of the unit, and the driver input of the shaper is connected to the output of the decoder, connected by the inputs to the outputs of the senior address register, the inputs of which together with the inputs of the lower address register are the input of the block, while the outputs of the lower address register, information buses and data register inputs and outputs are the corresponding inputs and outputs of the block.

Состав АП приведен на чертеже (Фиг.4), где цифрами 41 и 42 обозначены соответственно умножитель и арифметико-логическое устройство (сумматор), связанные между собой двунаправленной связью. При этом умножитель имеет два входа, являющиеся входами АП, подключенными к ЛОЗУ.The composition of the AP is shown in the drawing (Figure 4), where the numbers 41 and 42 denote the multiplier and the arithmetic logic device (adder), connected by a bidirectional communication, respectively. At the same time, the multiplier has two inputs, which are the inputs of the AP connected to the VGA.

Структура формирователя адреса микрокоманд (ФАМ) приведена на чертеже (Фиг.5), где цифрой 51 обозначен регистр смещения, цифрой 52 обозначен регистр кода операции, цифрой 53 обозначен регистр признаков и цифрой 54 обозначен счетчик адреса.The structure of the micro-command address generator (FAM) is shown in the drawing (Fig. 5), where the numeral 51 denotes the offset register, the number 52 denotes the register of the operation code, the number 53 denotes the register of signs, and the figure 54 denotes the address counter.

Входы регистра кода операции и информационный и счетный входы счетчика являются входами формирователя, подключенными к выходу блока связи. Входы регистра признаков являются входами формирователя, подключенными к выходам АП. Выходы регистров и счетчика образуют адрес МПЗУ и являются выходами формирователя.The inputs of the operation code register and the information and counting inputs of the counter are the inputs of the driver connected to the output of the communication unit. The inputs of the register of signs are the inputs of the shaper connected to the outputs of the AP. The outputs of the registers and the counter form the address of the memory and are the outputs of the shaper.

Структура формирователя синхроимпульсов приведена на чертеже (Фиг.6), где цифрами 61, 62, 63 обозначены соответственно основной, первый и второй задающие генераторы частоты, а цифрой 64 обозначен узел формирования синхроимпульсов, выходы которого являются синхронизирующими выходами формирователя, а выходы первого и второго генераторов являются первым и вторым частотным выходами формирователя, управляющий вход которого является входом первого и второго задающих генераторов.The structure of the clock generator is shown in the drawing (Fig. 6), where the numbers 61, 62, 63 indicate the main, first and second master frequency generators, respectively, and the number 64 indicates the clock generation node, the outputs of which are the synchronizing outputs of the driver, and the outputs of the first and second generators are the first and second frequency outputs of the driver, the control input of which is the input of the first and second master generators.

Схема генератора частоты приведена на чертеже (Фиг.7), где цифрами от 71-1 до 71-n обозначены n последовательно соединенных инверторов, подключенных к входу мультиплексора 72, выход которого подключен к входу первого инвертора, а вход является управляющим входом генератора.The frequency generator circuit is shown in the drawing (Fig. 7), where the numbers from 71-1 to 71-n denote n series-connected inverters connected to the input of the multiplexer 72, the output of which is connected to the input of the first inverter, and the input is the control input of the generator.

Структура узла формирования синхроимпульсов (СИ) приведена на чертеже (Фиг.8), где цифрами 81-1 и 81-2 обозначены младшая и старшая секции сдвигающего регистра, цифрой 83 обозначен элемент И, цифрой 84 обозначен триггер привязки, цифрами от 85-1 до 85-n обозначены триггеры-формирователи, управляющий вход триггера привязки является одноименным входом узла, а синхронизирующий вход подключен к первому выходу младшей секции сдвигающего регистра, вход которой является входом узла, подключенным к основному генератору частоты, второй выход секции подключен ко входу элемента И, выход которого подключен ко входу второй секции сдвигающего регистра, четные и нечетные выходы которой являются соответственно запускающими и сбрасывающими входами триггеров-формирователей, выходы которых являются выходами узла формирования.The structure of the synchronization pulse generation unit (SI) is shown in the drawing (Fig. 8), where the numbers 81-1 and 81-2 indicate the lowest and highest sections of the shift register, the number 83 denotes the element And, the number 84 denotes the trigger trigger, the numbers from 85-1 up to 85-n trigger drivers are indicated, the control input of the binding trigger is the node input of the same name, and the clock input is connected to the first output of the younger section of the shift register, the input of which is the node input connected to the main frequency generator, the second output of the section is connected to the input of the And element, the output of which is connected to the input of the second section of the shifting register, the even and odd outputs of which are respectively the triggering and resetting inputs of the trigger-shapers, the outputs of which are the outputs of the forming unit.

Устройство работает следующим образом:The device operates as follows:

МП по своей программе, размещенной в ПЗУЗ, выполняет вычисления.MP according to its program located in the ROM, performs calculations.

Если требуется вычислить тригонометрическую функцию или провести операции с матрицами, МП проводит запись аргумента по определенному адресу ЛОЗУ MAP, затем делает посылку по фиксированному адресу в MAP. В коде адреса кроме адреса модуля содержится и код операции, подлежащей выполнению. При действии с матрицами вначале в ЛОЗУ MAP записываются компоненты матриц по определенным заранее адресам, а потом делается посылка по фиксированному адресу MAP с кодом операции.If you want to calculate a trigonometric function or perform operations with matrices, the MP records the argument at a specific address of the MAP LOS, then sends the message to a fixed address in the MAP. In addition to the module address, the address code also contains the code of the operation to be performed. When working with matrices, the matrix components are first written to the MAP LOS at the predefined addresses, and then they are sent to the fixed MAP address with the operation code.

Получив посылку по фиксированному адресу, блок связи 23 проводит дешифрацию в блоке 34, который запускает формирователь синхроимпульсов 35. С началом поступления синхроимпульсов в регистр кода операции и счетчик ФАМ из БС заносятся начальные значения, начинается выборка микрокоманд и выполнение заданной операции с записью результатов в определенные адреса ЛОЗУ MAP и АП отключается от шин ЛОЗУ. По окончанию записи микропрограммно формируется сигнал прерывания, поступающий в МП, который производит чтение результата из ЛОЗУ MAP и продолжает работу по своей программе с обращением к MAP при необходимости вычисления функций или действий с матрицами.After receiving the parcel at a fixed address, the communication unit 23 decrypts in block 34, which starts the clock generator 35. With the start of the arrival of the clock pulses in the operation code register and the FAM counter from the BS, the initial values are entered, the selection of microcommands and the execution of the specified operation with writing the results to certain the addresses of the VAP MAP and AP are disconnected from the VOC buses. At the end of the recording of the firmware, an interrupt signal is generated that enters the MP, which reads the result from the MAP LOS and continues to work on its program with the MAP access if it is necessary to calculate functions or actions with matrices.

Дополнительно предусмотрено управление быстродействием устройства путем перестройки частот задающих генераторов по командам центральной бортовой вычислительной системы или командной радиолинии.Additionally, it is possible to control the speed of the device by tuning the frequencies of the master oscillators according to the commands of the central on-board computer system or command radio line.

Перестройка быстродействия производится для отслеживания изменения параметров БИС во времени или из-за действия ионизирующего излучения космического пространства. Кроме того на отдельных наиболее загруженных по вычислениям участках возможно плановое повышение быстродействия. Возможное максимальное быстродействие для каждого интервала работы определяется по результатам тестовых проверок отдельных компонентов устройства и устанавливается индивидуально для каждого компонента, для чего в состав формирователя синхроимпульсов введены несколько задающих генераторов, для каждого из которых в общем управляющем слове отведена своя часть кода.Performance tuning is performed to track changes in LSI parameters over time or due to the action of ionizing radiation in outer space. In addition, in some of the areas most computationally loaded, a planned increase in speed is possible. The possible maximum speed for each operation interval is determined by the results of test checks of the individual components of the device and is set individually for each component, for which several master oscillators are introduced into the clock generator, each of which has its own part of the code in the general control word.

Все эти решения обеспечивают максимальную производительность вычислительного устройства на протяжении всего времени работы инерциальной системы.All these solutions provide the maximum performance of the computing device throughout the entire operating time of the inertial system.

Claims (8)

1. Вычислительное устройство, содержащее микропроцессор, оперативное, постоянное запоминающие устройства и первый процессор обмена, подключенные к шинам микропроцессора,
отличающееся тем, что дополнительно к шинам процессора подключены второй процессор обмена и модуль арифметического расширения, управляющий вход которого является входом устройства, вход и выход прерывания подключены соответственно к выходу и входу микропроцессора, а первый и второй частотные выходы подключены соответственно к входам микропроцессора и входам процессоров обмена, входы-выходы которых являются входами-выходами устройства.1. A computing device containing a microprocessor, operational, read-only memory devices and a first exchange processor connected to the microprocessor buses,
characterized in that, in addition to the processor buses, a second exchange processor and an arithmetic expansion module are connected, the control input of which is the input of the device, the interrupt input and output are connected respectively to the output and input of the microprocessor, and the first and second frequency outputs are connected respectively to the inputs of the microprocessor and inputs of the processors exchange, the inputs and outputs of which are the inputs and outputs of the device. 2. Вычислительное устройство по п.1, отличающееся тем, что модуль арифметического расширения содержит арифметический процессор с умножителем, связанный информационно-адресными и дополнительными шинами с локальным запоминающим устройством, блок связи, формирователь адреса микропрограмм и микропрограммное запоминающее устройство, подключенное управляющими выходами к арифметическому процессору и локальному запоминающему устройству, а управляющим и первым адресным входом и выходом - к формирователю адреса, входы признаков которого подключены к арифметическому процессору, а синхронизирующие и вторые адресные входы - к блоку связи, который синхронизирующими выходами подключен к арифметическому процессору, адресными и информационными шинами подключен к локальному запоминающему устройству, а его управляющий вход, двунаправленные входы-выходы, первый и второй частотные выходы являются соответствующими входом, входом-выходом и выходами модуля.2. The computing device according to claim 1, characterized in that the arithmetic expansion module comprises an arithmetic processor with a multiplier connected by information-address and additional buses to a local storage device, a communication unit, a microprogram address generator and a microprogram memory connected to the arithmetic control outputs the processor and the local storage device, and the control and the first address input and output - to the address generator, the input of attributes of which are connected to the arithmetic processor, and the synchronizing and second address inputs are connected to the communication unit, which is connected by the synchronizing outputs to the arithmetic processor, the address and information buses are connected to the local storage device, and its control input, bidirectional inputs and outputs, the first and second frequency outputs are corresponding input, input-output and outputs of the module. 3. Вычислительное устройство по п.2, отличающееся тем, что блок связи содержит регистр данных, информационные шины и входы-выходы которого являются одноименными шинами и входами-выходами блока, младший и старший регистры адреса, входы которых являются входом блока, причем выход младшего регистра является выходом блока, а выход старшего подключен к дешифратору, подключенного выходом к формирователю синхроимпульсов, управляющие входы которого являются входом блока, а синхронизирующие, первый и второй частотные выходы являются одноименными выходами блока.3. The computing device according to claim 2, characterized in that the communication unit contains a data register, information buses and inputs and outputs of which are the same name bus and input-outputs of the unit, the junior and senior address registers, the inputs of which are the input of the unit, the output of the youngest register is the output of the block, and the senior output is connected to a decoder connected to the output of the clock generator, the control inputs of which are the input of the block, and the synchronizing, the first and second frequency outputs are of the same name block outputs. 4. Вычислительное устройство по п.2, отличающееся тем, что арифметический процессор содержит умножитель и арифметико-логическое устройство, связанные между собой двунаправленной шиной, а входы умножителя являются входами арифметического процессора.4. The computing device according to claim 2, characterized in that the arithmetic processor comprises a multiplier and an arithmetic logic device connected by a bi-directional bus, and the inputs of the multiplier are inputs of the arithmetic processor. 5. Вычислительное устройство по п.2, отличающееся тем, что формирователь адреса микропрограмм содержит регистры смешения, кода операции, признаков и счетчик, входы и выходы которых являются входами и выходами формирователя.5. The computing device according to claim 2, characterized in that the firmware address generator comprises mixing registers, operation code, features and a counter, the inputs and outputs of which are the inputs and outputs of the driver. 6. Вычислительное устройство по п.3, отличающееся тем, что формирователь синхроимпульсов содержит основной, первый и второй задающие генераторы, входы которых являются управляющим входом формирователя, а выходы первого и второго генераторов являются соответственно первым и вторым частотными выходами формирователя, а выход основного генератора подключен к входу узла формирования синхроимпульсов, выходы которого являются выходами формирователя.6. The computing device according to claim 3, characterized in that the clock generator comprises a main, first and second master oscillators, the inputs of which are a control input of the driver, and the outputs of the first and second generators are the first and second frequency outputs of the driver, and the output of the main generator connected to the input of the node for the formation of clock pulses, the outputs of which are the outputs of the driver. 7. Вычислительное устройство по п.5, отличающееся тем, что задающий генератор содержит n последовательно соединенных инверторов, подключенных выходами к мультиплексору, вход которого является управляющим входом генератора, а выход подключен к входу первого инвертора.7. The computing device according to claim 5, characterized in that the master oscillator contains n series-connected inverters connected by outputs to the multiplexer, the input of which is the control input of the generator, and the output is connected to the input of the first inverter. 8. Вычислительное устройство по п.5, отличающееся тем, что узел формирования синхроимпульсов содержит первую и вторую секции сдвигового регистра, при этом вход первой секции является входом узла, дополнительный выход подключен к синхронизирующему входу триггера привязки, вход которого является управляющим входом узла, а выход подключен к первому входу элемента И, у которого первый вход подключен к выходу первой секции, второй вход подключен к выходу триггера привязки, а выход подключен к входу второй секции, четные и нечетные выходы которой подключены к запускающим и сбрасывающим входам n триггеров-формирователей, выходы которых являются выходами узла. 8. The computing device according to claim 5, characterized in that the synchronization pulse generating unit comprises the first and second sections of the shift register, wherein the input of the first section is the input of the node, the additional output is connected to the synchronizing input of the binding trigger, the input of which is the control input of the node, and the output is connected to the first input of the And element, whose first input is connected to the output of the first section, the second input is connected to the output of the binding trigger, and the output is connected to the input of the second section, the even and odd outputs of which minutes connected to trigger and reset inputs of flip-flops n-formers, the outputs of which are the output node.
RU2011127851/08A 2011-07-06 2011-07-06 Computing device for strap-down inertial navigation system (sins) RU2469376C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2011127851/08A RU2469376C1 (en) 2011-07-06 2011-07-06 Computing device for strap-down inertial navigation system (sins)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2011127851/08A RU2469376C1 (en) 2011-07-06 2011-07-06 Computing device for strap-down inertial navigation system (sins)

Publications (1)

Publication Number Publication Date
RU2469376C1 true RU2469376C1 (en) 2012-12-10

Family

ID=49255873

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011127851/08A RU2469376C1 (en) 2011-07-06 2011-07-06 Computing device for strap-down inertial navigation system (sins)

Country Status (1)

Country Link
RU (1) RU2469376C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103278165A (en) * 2013-05-22 2013-09-04 上海新跃仪表厂 Remanence-calibration-based autonomous navigation method of magnetic survey and starlight backup based on
RU2553098C2 (en) * 2013-08-23 2015-06-10 Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" Neurocomputer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0525375B1 (en) * 1991-06-24 2001-11-28 Hitachi, Ltd. Microcomputer
RU2316807C2 (en) * 2005-06-14 2008-02-10 Открытое акционерное общество "Научно-конструкторское бюро вычислительных систем" ОАО НКБ ВС Controlling computer
RU2386161C2 (en) * 2004-01-07 2010-04-10 Майкрософт Корпорейшн Circuit of optical system for universal computing device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0525375B1 (en) * 1991-06-24 2001-11-28 Hitachi, Ltd. Microcomputer
RU2386161C2 (en) * 2004-01-07 2010-04-10 Майкрософт Корпорейшн Circuit of optical system for universal computing device
RU2316807C2 (en) * 2005-06-14 2008-02-10 Открытое акционерное общество "Научно-конструкторское бюро вычислительных систем" ОАО НКБ ВС Controlling computer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103278165A (en) * 2013-05-22 2013-09-04 上海新跃仪表厂 Remanence-calibration-based autonomous navigation method of magnetic survey and starlight backup based on
CN103278165B (en) * 2013-05-22 2015-10-14 上海新跃仪表厂 Based on the magnetic survey of remanence calibration and the autonomous navigation method of starlight backup
RU2553098C2 (en) * 2013-08-23 2015-06-10 Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" Neurocomputer

Similar Documents

Publication Publication Date Title
CN107766148B (en) Heterogeneous cluster and task processing method and device
Fahmy et al. Virtualized FPGA accelerators for efficient cloud computing
Zeebaree et al. Design and simulation of high-speed parallel/sequential simplified DES code breaking based on FPGA
Sun et al. High-performance mixed-precision linear solver for FPGAs
Banger et al. OpenCL programming by example
CN107346351A (en) For designing FPGA method and system based on the hardware requirement defined in source code
CN105183665A (en) Data-caching access method and data-caching controller
RU2473126C1 (en) Neuroprocessor
US8199910B2 (en) Signature generation apparatus and signature verification apparatus
US10528686B2 (en) Clock jitter emulation
CN103984560A (en) Embedded reconfigurable system based on large-scale coarseness and processing method thereof
CN112074830B (en) High performance sparse trigonometric solution on a graphics processing unit
CN103984677A (en) Embedded reconfigurable system based on large-scale coarseness and processing method thereof
RU2469376C1 (en) Computing device for strap-down inertial navigation system (sins)
CN104050117A (en) Efficient input/output (i/o) operations
CN103809112A (en) System, method, and computer program product for testing an integrated circuit from a command line
Ito et al. A Special-Purpose Computer forN-Body Simulations: GRAPE-2A
Wang et al. FP-AMR: A Reconfigurable Fabric Framework for Adaptive Mesh Refinement Applications
CN203133754U (en) KVM board card based on server provided with CPCI framework
Malcheva et al. An acceleration of fpga-based ray tracer
Sadowski Design challenges facing CPU-GPU-Accelerator integrated heterogeneous systems
US20140244232A1 (en) Simulation apparatus and simulation method
RU2452125C1 (en) Image processing system
US7275168B2 (en) System and method for providing clock signals based on control signals from functional units and on a hibernate signal
CN109918336A (en) Cyclical process executes system and system on chip

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20160707