RU2547616C1 - Интегральная схема задержки включения - Google Patents
Интегральная схема задержки включения Download PDFInfo
- Publication number
- RU2547616C1 RU2547616C1 RU2014115445/08A RU2014115445A RU2547616C1 RU 2547616 C1 RU2547616 C1 RU 2547616C1 RU 2014115445/08 A RU2014115445/08 A RU 2014115445/08A RU 2014115445 A RU2014115445 A RU 2014115445A RU 2547616 C1 RU2547616 C1 RU 2547616C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- transistor
- collector
- capacitor
- input transistor
- Prior art date
Links
Images
Landscapes
- Bipolar Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
Изобретение относится к импульсной технике и может быть использовано для задержки включения нагрузки. Технический результат заключается в уменьшении площади, занимаемой схемой задержки включения на кристалле, уменьшении потребляемой мощности и расширении диапазона изменения напряжения питания. Технический результат достигается за счет того, что в известной интегральной схеме задержки включения, содержащей входной транзистор p-n-р типа и выходной транзистор n-p-n типа с нагрузкой в цепи коллектора, база входного транзистора подключена к токозадающей цепи, эмиттер соединен с шиной питания, а коллектор через конденсатор подключен к общей шине, база выходного транзистора соединена с первым выводом резистора, а эмиттер - с общей шиной, входной транзистор выполнен в виде латеральной структуры с дополнительной областью р-типа, расположенной внутри изолированного n-кармана входного транзистора между его коллектором и изолирующей областью данного n-кармана, дополнительная область подключена к базе выходного транзистора, а второй вывод резистора соединен с общей шиной. 2 ил.
Description
Предлагаемое изобретение относится к импульсной технике и может быть использовано для задержки включения нагрузки.
Известна схема задержки включения, содержащая интегрирующую R-C цепочку, выход которой соединен с базой транзистора, при этом нагрузка включена в коллекторную цепь транзистора [1].
Однако это устройство имеет недостаточную температурную стабильность времени задержки из-за существенной температурной зависимости порога включения биполярного транзистора.
Известен интегральный формирователь, содержащий латеральный транзистор p-n-р типа с дополнительной областью р-типа, расположенной внутри изолированного n-кармана данного транзистора между его коллектором и границей изолирующей области [2].
Однако использование латерального транзистора с дополнительной областью р-типа в известном устройстве приводит к некоторому увеличению площади на кристалле.
Наиболее близкой к предлагаемому изобретению по технической сущности и достигаемому результату является интегральная схема задержки включения, содержащая входной транзистор p-n-р типа и выходной транзистор n-p-n типа с нагрузкой в цепи коллектора, база входного транзистора подключена к токозадающей цепи, эмиттер соединен с шиной питания, а коллектор соединен с первым выводом конденсатора, второй вывод конденсатора и эмиттер выходного транзистора соединены с общей шиной, база выходного транзистора соединена с первым выводом резистора [3].
Однако известная интегральная схема задержки включения имеет повышенную мощность потребления, работоспособна в узком диапазоне изменения напряжения питания и имеет увеличенную площадь на кристалле из-за наличия схемы сравнения и источника опорного напряжения.
Техническим результатом предлагаемого изобретения является уменьшение площади, занимаемой схемой задержки включения на кристалле, уменьшение потребляемой мощности и расширение диапазона изменения напряжения питания.
Заявленный технический результат достигается тем, что в известной интегральной схеме задержки включения, содержащей входной транзистор p-n-р типа и выходной транзистор n-p-n типа с нагрузкой в цепи коллектора, база входного транзистора подключена к токозадающей цепи, эмиттер соединен с шиной питания, а коллектор соединен с первым выводом конденсатора, второй вывод конденсатора и эмиттер выходного транзистора соединены с общей шиной, база выходного транзистора соединена с первым выводом резистора, входной транзистор выполнен в виде латеральной структуры с дополнительной областью р-типа, которая расположена внутри изолированного n-кармана входного транзистора между его коллектором и границей изолирующей области данного n-кармана, при этом дополнительная область подключена к базе выходного транзистора, а второй вывод резистора соединен с общей шиной.
На рис.1 представлена эквивалентная электрическая схема предлагаемой интегральной схемы задержки включения.
Эквивалентная электрическая схема интегральной схемы задержки включения содержит входной транзистор 1, выходной транзистор 2, нагрузку 3, токозадающую цепь 4, шину 5 питания, конденсатор 6, общую шину 7, резистор 8 и дополнительный транзистор 9.
На рис.2 представлена конструкция входного транзистора p-n-p-типа с дополнительной областью р-типа.
Входной транзистор 1 выполнен в изолированном n-кармане, в котором расположены n+-область для подключения базового контакта, р-области эмиттера, коллектора и дополнительная р-область.
Данную конструкцию можно рассматривать как два p-n-р латеральных транзистора, расположенных в одной базовой n-области: входной транзистор (его эмиттер и коллектор обозначены на рис.2) и дополнительный транзистор, роль эмиттера которого выполняет коллектор входного транзистора, а роль коллектора - дополнительная р-область.
Интегральная схема задержки включения работает следующим образом. В исходном состоянии конденсатор 6 разряжен. При включении питания входной транзистор 1 начинает работать в активном режиме, и его коллекторный ток заряжает конденсатор 6. Дополнительная р-область смещена обратно, и ее ток практически равен нулю. Можно говорить, что дополнительный транзистор 9 работает в режиме отсечки. Резистор 8 замыкает на общую шину 7 незначительный паразитный ток, протекающий непосредственно от эмиттера входного транзистора 2 к дополнительной р-области. На стадии заряда конденсатора 6 выходной транзистор 2 заперт, и ток в нагрузке 3 отсутствует.
Конечное значение напряжения на конденсаторе 6 достигается, когда входной транзистор 1 переходит в режим насыщения. При этом открытый коллекторный переход начинает инжекцию неосновных носителей в направлении дополнительной р-области, и ток коллектора дополнительного транзистора 9 резко возрастает. Таким образом, после насыщения входного транзистора 1 можно считать, что дополнительный транзистор 9 переходит в активный режим. Выходной транзистор 2 отпирается, и в нагрузке 3 появляется ток.
Предложенная интегральная схема работоспособна в диапазоне напряжения питания, ограниченном лишь пробивными напряжениями активных элементов схемы.
Потребляемая мощность в предложенной интегральной схеме снижена за счет исключения опорного источника напряжения и схемы сравнения.
Можно считать, что роль источника опорного напряжения выполняет источник питания, а функции схемы сравнения - дополнительный транзистор 9, коллектор которого является выходом схемы сравнения. Действительно, коллекторный ток дополнительного транзистора 9 появляется в момент, когда напряжение на коллекторе входного транзистора 1 сравнивается с напряжением на шине 5 питания.
Исключение физических элементов схемы сравнения и опорного источника позволяет уменьшить площадь на кристалле.
Время задержки включения и для прототипа, и для предложенного технического решения определяется одним соотношением:
tЗД≈С·ΔU/I,
где C - емкость конденсатора, I - ток коллектора входного транзистора, ΔU -перепад напряжения на конденсаторе от начального значения U0 (для обеих схем можно считать, что U0≈0) до конечного U1, при котором появляется выходной сигнал. В прототипе U1 - напряжение опорного источника (U1 составляет часть питающего напряжения), в заявленном техническом решении U1 практически равно напряжению на шине 5 питания, поэтому при прочих равных условиях в заявленном техническом решении достигается большее время задержки, чем в прототипе. С другой стороны, для получения заданного времени задержки включения в предложенной схеме можно уменьшить емкость конденсатора и, следовательно, при реализации конденсатора в виде интегрального элемента достигается дополнительный выигрыш в площади на кристалле.
Новизна предлагаемого изобретения заключается в том, что в интегральной схеме задержки включения входной транзистор выполнен в виде латеральной структуры с дополнительной областью р-типа, которая расположена внутри изолированного n-кармана входного транзистора между его коллектором и границей изолирующей области данного n-кармана, при этом дополнительная область подключена к базе выходного транзистора, а второй вывод резистора соединен с общей шиной.
Технический результат предлагаемого изобретения реализуется лишь при совокупном использовании его отличительных признаков.
Важно заметить, что выполнение дополнительного транзистора 9 в отдельном изолированном кармане приведет к появлению проблемы согласования параметров входного и дополнительного транзисторов и не позволит добиться достаточного и воспроизводимого коэффициента передачи тока эмиттера входного транзистора 1 в цепь коллектора дополнительного транзистора 9. Иными словами, выходной ток «схемы сравнения» в этом случае непредсказуем, и практическое применение такой схемы напрямую невозможно. Именно в предложенной конструкции эмиттерный ток входного транзистора 1 практически без потерь передается в коллекторную цепь дополнительного транзистора 9. Этим можно проиллюстрировать неочевидность для специалистов предлагаемого изобретения.
Следовательно, предлагаемое изобретение неизвестно из уровня техники и соответствует критерию изобретательский уровень. Источники информации
1. httphttp://www.autosecret.net/tuning/elektro-tuning/1119-zaderzhka-vkljuchenija-rele
2. Описание изобретения к патенту РФ №2474044, H03K 5/01.
3. httphttp://madelectronics.ru/gadget/302/4.13.htm
Claims (1)
- Интегральная схема задержки включения, содержащая входной транзистор p-n-р типа и выходной транзистор n-p-n типа с нагрузкой в цепи коллектора, база входного транзистора подключена к токозадающей цепи, эмиттер соединен с шиной питания, а коллектор соединен с первым выводом конденсатора, второй вывод конденсатора и эмиттер выходного транзистора соединены с общей шиной, база выходного транзистора соединена с первым выводом резистора, отличающаяся тем, что входной транзистор выполнен в виде латеральной структуры с дополнительной областью р-типа, которая расположена внутри изолированного n-кармана входного транзистора между его коллектором и границей изолирующей области данного n-кармана, при этом дополнительная область подключена к базе выходного транзистора, а второй вывод резистора соединен с общей шиной.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014115445/08A RU2547616C1 (ru) | 2014-04-18 | 2014-04-18 | Интегральная схема задержки включения |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014115445/08A RU2547616C1 (ru) | 2014-04-18 | 2014-04-18 | Интегральная схема задержки включения |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2547616C1 true RU2547616C1 (ru) | 2015-04-10 |
Family
ID=53296410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2014115445/08A RU2547616C1 (ru) | 2014-04-18 | 2014-04-18 | Интегральная схема задержки включения |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2547616C1 (ru) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2052892C1 (ru) * | 1991-02-12 | 1996-01-20 | Институт электроники АН Беларуси | Устройство формирования импульсов напряжения |
US6268753B1 (en) * | 1998-04-15 | 2001-07-31 | Texas Instruments Incorporated | Delay element that has a variable wide-range delay capability |
RU2257003C1 (ru) * | 2004-02-24 | 2005-07-20 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Полет" | Управляемый формирователь импульсов |
RU2466496C1 (ru) * | 2011-10-18 | 2012-11-10 | Открытое акционерное общество "Российская корпорация ракетно-космического приборостроения и информационных систем" (ОАО "Российские космические системы") | Микросхема с микроэлектромеханической защитой от электрических и/или тепловых перегрузок |
RU2474044C1 (ru) * | 2011-08-17 | 2013-01-27 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Интегральный формирователь |
EP2665182A2 (en) * | 2012-05-17 | 2013-11-20 | Rockwell Automation Technologies, Inc. | Zero-crossing detector for industrial control with low heat dissipation |
-
2014
- 2014-04-18 RU RU2014115445/08A patent/RU2547616C1/ru active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2052892C1 (ru) * | 1991-02-12 | 1996-01-20 | Институт электроники АН Беларуси | Устройство формирования импульсов напряжения |
US6268753B1 (en) * | 1998-04-15 | 2001-07-31 | Texas Instruments Incorporated | Delay element that has a variable wide-range delay capability |
RU2257003C1 (ru) * | 2004-02-24 | 2005-07-20 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Полет" | Управляемый формирователь импульсов |
RU2474044C1 (ru) * | 2011-08-17 | 2013-01-27 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Интегральный формирователь |
RU2466496C1 (ru) * | 2011-10-18 | 2012-11-10 | Открытое акционерное общество "Российская корпорация ракетно-космического приборостроения и информационных систем" (ОАО "Российские космические системы") | Микросхема с микроэлектромеханической защитой от электрических и/или тепловых перегрузок |
EP2665182A2 (en) * | 2012-05-17 | 2013-11-20 | Rockwell Automation Technologies, Inc. | Zero-crossing detector for industrial control with low heat dissipation |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8803580B2 (en) | Power-on-reset (POR) circuit with zero steady-state current consumption and stable pull-up voltage | |
US7737737B2 (en) | Drive circuit for voltage driven electronic element | |
US9576679B2 (en) | Multi-stage sample and hold circuit | |
US20160153840A1 (en) | Inverter and ring oscillator with high temperature sensitivity | |
US20140111259A1 (en) | Power-on reset circuit | |
US10804888B1 (en) | Delay circuit and electronic system equipped with delay circuit | |
JP2017207042A (ja) | 半導体集積回路 | |
JP2011139403A (ja) | 電力供給制御回路 | |
US10277224B2 (en) | Bootstrap diode emulator circuit | |
Kargarrazi et al. | A monolithic SiC drive circuit for SiC Power BJTs | |
JP2016105590A5 (ja) | 論理回路、半導体装置、電子部品 | |
US20170104483A1 (en) | Power-on reset circuit | |
RU2694151C1 (ru) | Триггерный логический элемент И-НЕ | |
SE7907853L (sv) | Omkopplingskrets | |
CN107395183B (zh) | 一种脉冲大电流点火开关电路 | |
CN110798187B (zh) | 一种上电复位电路 | |
RU2547616C1 (ru) | Интегральная схема задержки включения | |
US20160087529A1 (en) | Bootstrap Circuit | |
US3772607A (en) | Fet interface circuit | |
US20200220532A1 (en) | Circuit for preventing latch-up and integrated circuit | |
US6054740A (en) | Protection against overvoltages of an integrated MOS power transistor | |
US20220352883A1 (en) | Bootstrap circuit supporting fast charging and discharging and chip | |
JP2012251917A (ja) | 温度検出回路 | |
US3265906A (en) | Inverter circuit in which a coupling transistor functions similar to charge storage diode | |
JPH04326618A (ja) | リセット信号発生回路装置 |