RU2346321C1 - Устройство сортировки двоичных чисел - Google Patents
Устройство сортировки двоичных чисел Download PDFInfo
- Publication number
- RU2346321C1 RU2346321C1 RU2007126888/09A RU2007126888A RU2346321C1 RU 2346321 C1 RU2346321 C1 RU 2346321C1 RU 2007126888/09 A RU2007126888/09 A RU 2007126888/09A RU 2007126888 A RU2007126888 A RU 2007126888A RU 2346321 C1 RU2346321 C1 RU 2346321C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- outputs
- read
- output
- sorting device
- Prior art date
Links
Images
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является расширение функциональных возможностей устройства за счет обеспечения распознавания дубликатов n (n≥2) сортируемых m-разрядных двоичных чисел. Устройство содержит n-1 постоянных запоминающих устройств, каждое из которых имеет объем (2m+2)×22m+2 бит, n-1 регистров, каждый из которых имеет разрядность (m+1) бит, маркерный вход, m информационных входов, два настроечных входа, n групп первого - m-го выходов, маркерные выходы. 2 ил., 2 табл.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны устройства сортировки двоичных чисел, задаваемых двоичными сигналами, выполняющие сортировку n (n≥2) одноразрядных двоичных чисел (см., например, рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций. // Автоматика и вычислительная техника. 1974. №3. С.24-29).
К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сортировки двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется сортировка n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство сортировки двоичных чисел (патент РФ 2300136, кл. G06F 7/06, 2007 г.), которое содержит два настроечных входа, m информационных входов, n групп первого - m-го выходов и выполняет сортировку n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется распознавание дубликатов сортируемых чисел.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения распознавания дубликатов n (n≥2) сортируемых m-разрядных двоичных чисел, задаваемых двоичными сигналами.
Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сортировки двоичных чисел, содержащем два настроечных входа, m информационных входов, n групп первого - m-го выходов, особенность заключается в том, что в него дополнительно введены n-1 постоянных запоминающих устройств, каждое из которых имеет объем (2m+2)×22m+2 бит, и n-1 регистров, каждый из которых имеет разрядность m+1 бит, причем k-й () выход i-го () постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом записи ко второму настроечному входу устройства сортировки двоичных чисел, а (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k+1)-му адресному входу последующего постоянного запоминающего устройства, k-й выход и вход сброса i-го регистра соединены соответственно с k-м адресным входом i-го постоянного запоминающего устройства и первым настроечным входом устройства сортировки двоичных чисел, (2m+2)-й адресный вход первого постоянного запоминающего устройства подключен к маркерному входу устройства сортировки двоичных чисел, а (m+1)-й выход i-го и (2m+2)-й выход (n-1)-го постоянных запоминающих устройств подключены соответственно к i-му и n-му маркерным выходам устройства сортировки двоичных чисел, l-й () информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+l+1)-м адресным входом первого, первым - m-м выходами i-го и (m+2)-м - (2m+1)-м выходами (n-1)-го постоянных запоминающих устройств.
На фиг.1 и фиг.2 представлены соответственно схема предлагаемого устройства сортировки двоичных чисел и временные диаграммы, поясняющие принцип его работы.
Устройство сортировки двоичных чисел содержит n-1 постоянных запоминающих устройств 11,…1n-1, каждое из которых имеет объем (2m+2)×22m+2 бит, n-1 регистров 21,…2n-1, каждый из которых имеет разрядность m+1 бит, маркерный вход 3, m информационных входов 4, два настроечных входа 51, 52, n групп 61, ..., 6n первого - m-го выходов, маркерные выходы 71, ..., 7n, причем k-й () выход устройства 1i () соединен с k-м входом регистра 2i, подключенного входом записи к входу 52 устройства сортировки двоичных чисел, a (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k+1)-му адресному входу последующего постоянного запоминающего устройства, k-й выход и вход сброса регистра 2i соединены соответственно с k-м адресным входом постоянного запоминающего устройства 1i и входом 51 устройства сортировки двоичных чисел, (2m+2)-й адресный вход устройства 11 подключен к входу 3 устройства сортировки двоичных чисел, а (m+1)-й выход устройства li и (2m+2)-й выход устройства 1n-1 подключены соответственно к выходам 7i и 7n устройства сортировки двоичных чисел, l-й () информационный вход, группы 6i и 6n первого - m-го выходов которого соединены соответственно с (m+l+1)-м адресным входом устройства 11, первым - m-м выходами устройства 1i и (m+2)-м - (2m+1)-м выходами устройства 1n-1.
Работа предлагаемого устройства сортировки двоичных чисел осуществляется следующим образом. На его первый, второй настроечные входы подаются соответственно импульсные сигналы у1, у2 ∈{0,1} (фиг.2), причем период Т сигнала у2 должен удовлетворять условию Т>Δt, где Δt=τ2+(n-1)τ1, a τ1 и τ2 есть длительности задержек, вносимых соответственно устройством li и регистром 2i (i∈{1,…n-1}). Синхронно с передним фронтом импульса сигнала у1 и передними фронтами первого,…,(n-1)-го импульсов сигнала у2 на m информационных входов предлагаемого устройства последовательно подаются соответственно первый и второй,…,n-й наборы m произвольных двоичных сигналов, задающие m-разрядные двоичные числа х1 и x2,…хn соответственно (фиг.2). Синхронно с передним фронтом импульса сигнала у1 и передними фронтами первого,…,(n-1)-го импульсов сигнала у2 на маркерный вход предлагаемого устройства последовательно подаются соответственно первый и второй,…,n-й двоичные сигналы, задающие единичные маркерные биты. Обнуление выходных сигналов регистра 2i и загрузка в него данных происходят соответственно по высокому уровню сигнала на входе сброса (сигнала у1) и по положительному перепаду (из «0» в «1») сигнала на входе записи (сигнала у2). В устройстве 1i q-я ячейка с адресом а* m…а* 0аm…а0 содержит (2m+2)-разрядный двоичный код d* m…d* 0dm…d0, в котором d* m-1…d* 0=min(a* m-1…a* 0,am-1…a0), dm-1…d0=max(a* m-1…a* 0,am-1…a0), d* m=1 при a* m=1 и a* m…a* 0<аm…а0 или am=1 и а* m…а* 0>аm…а0, dm=1 при a* m=1 и а* m…a* 0>am…a0 или am=1 и а* m…а* 0≤am…а0, в остальных случаях d* m=0 и dm=0. Тогда m-разрядные двоичные числа, задаваемые двоичными сигналами на первом,…,m-м и (m+2)-м,…,(2m+1)-м выходах устройства 1i (), маркерные биты на (m+1)-м и (2m+2)-м выходах устройства 1i будут определяться соответственно рекуррентными выражениями
Здесь символами ∨, · и &, * обозначены операции max, min и И, ИЛИ; j= есть номер момента времени tj (фиг.2); Vi0=0; W0j=хj; νi0=0; w0j=1. В представленной ниже таблице 1 приведены значения выражений (1) при n=4
В таблице 2 приведены значения выражений (1) и (2), когда x1=с, х2=b, х3=а, x4=b и а>b>с.
С учетом данных, приведенных в таблице 1, нетрудно вывести непосредственное выражение, определяющее m-разрядное двоичное число, задаваемое двоичными сигналами на g-й (g=) группе m выходов предлагаемого устройства при j=n:
где хs1≠…≠xsg∈{х1…,хn}; есть количество неповторяющихся фрагментов xs1…xsg, определяемое как число сочетаний из n по g. При g=n+1-r выражение (3) совпадает с видом поисковой функции (функция (6.7) на стр.117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм выбора из множества {x1,…,хn} элемента х(r) заданного ранга r∈{1,…,n} (х(1)≤…≤х(n); {x(1)}∪…∪{x(n)}={x1,…,xn}). Таким образом, предлагаемое устройство будет воспроизводить операцию
сортировки m-разрядных двоичных чисел x1,…,xn. При этом согласно таблице 2 предлагаемое устройство выполняет распознавание дубликатов сортируемых чисел (дубликат маркируется нулевым маркерным битом).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сортировки двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает распознавание дубликатов n (n≥2) сортируемых m-разрядных двоичных чисел, задаваемых двоичными сигналами.
Claims (1)
- Устройство сортировки двоичных чисел, содержащее два настроечных входа, m информационных входов, n групп первого - m-го выходов, отличающееся тем, что в него дополнительно введены n-1 постоянных запоминающих устройств, каждое из которых имеет объем (2m+2)·22m+2 бит, и n-1 регистров, каждый из которых имеет разрядность m+1 бит, причем k-й () выход i-го () постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом записи ко второму настроечному входу устройства сортировки двоичных чисел, а (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k+1)-му адресному входу последующего постоянного запоминающего устройства, k-й выход и вход сброса i-го регистра соединены соответственно с k-м адресным входом i-го постоянного запоминающего устройства и первым настроечным входом устройства сортировки двоичных чисел, (2m+2)-й адресный вход первого постоянного запоминающего устройства подключен к маркерному входу устройства сортировки двоичных чисел, а (m+1)-й выход i-го и (2m+2)-й выход (n-1)-го постоянных запоминающих устройств подключены соответственно к i-му и n-му маркерным выходам устройства сортировки двоичных чисел, l-й информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+l+1)-м адресным входом первого, первым - m-м выходами i-го и (m+2)-м - (2m+1)-м выходами (n-1)-го постоянных запоминающих устройств.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2007126888/09A RU2346321C1 (ru) | 2007-07-13 | 2007-07-13 | Устройство сортировки двоичных чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2007126888/09A RU2346321C1 (ru) | 2007-07-13 | 2007-07-13 | Устройство сортировки двоичных чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2346321C1 true RU2346321C1 (ru) | 2009-02-10 |
Family
ID=40546853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2007126888/09A RU2346321C1 (ru) | 2007-07-13 | 2007-07-13 | Устройство сортировки двоичных чисел |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2346321C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2445678C1 (ru) * | 2011-01-31 | 2012-03-20 | Закрытое акционерное общество "ИВЛА-ОПТ" | Устройство сортировки двоичных чисел |
-
2007
- 2007-07-13 RU RU2007126888/09A patent/RU2346321C1/ru not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2445678C1 (ru) * | 2011-01-31 | 2012-03-20 | Закрытое акционерное общество "ИВЛА-ОПТ" | Устройство сортировки двоичных чисел |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2346321C1 (ru) | Устройство сортировки двоичных чисел | |
RU2649296C1 (ru) | Компаратор двоичных чисел | |
RU2419174C1 (ru) | Устройство управляемого циклического сдвига | |
RU2717631C1 (ru) | Устройство для детектирования диапазона единичных бит | |
RU2300136C1 (ru) | Устройство сортировки двоичных чисел | |
RU2393526C2 (ru) | Компаратор двоичных чисел | |
US4651301A (en) | Circuit arrangement for performing rapid sortation or selection according to rank | |
RU2445678C1 (ru) | Устройство сортировки двоичных чисел | |
RU2306605C1 (ru) | Устройство для распознавания образов | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2300135C1 (ru) | Устройство селекции большего из двух двоичных чисел | |
US7952902B2 (en) | Content addressable memory | |
RU2383052C2 (ru) | Устройство сортировки двоичных чисел | |
RU2298220C1 (ru) | Устройство сравнения двоичных чисел | |
RU2300130C1 (ru) | Устройство селекции меньшего из двух двоичных чисел | |
RU2703352C1 (ru) | Устройство селекции двоичных чисел | |
RU2264645C1 (ru) | Устройство сортировки двоичных чисел | |
RU2675301C1 (ru) | Устройство селекции двоичных чисел | |
RU2757832C1 (ru) | Компаратор двоичных чисел | |
RU2246750C1 (ru) | Устройство для сортировки чисел | |
Matsuda et al. | Computing Abelian Covers and Abelian Runs. | |
SU1683005A1 (ru) | Устройство дл выделени медианы последовательности из п ти чисел | |
RU2504825C1 (ru) | Устройство сравнения двоичных чисел | |
SU1418712A1 (ru) | Устройство адресации | |
RU2262740C1 (ru) | Ранговый селектор |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20090714 |