RU2344436C1 - Radar receiver with high frequency channels - Google Patents
Radar receiver with high frequency channels Download PDFInfo
- Publication number
- RU2344436C1 RU2344436C1 RU2007126957/09A RU2007126957A RU2344436C1 RU 2344436 C1 RU2344436 C1 RU 2344436C1 RU 2007126957/09 A RU2007126957/09 A RU 2007126957/09A RU 2007126957 A RU2007126957 A RU 2007126957A RU 2344436 C1 RU2344436 C1 RU 2344436C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- digital
- amplifier
- frequency
- Prior art date
Links
Images
Landscapes
- Radar Systems Or Details Thereof (AREA)
Abstract
Description
Изобретение относится к приемному тракту радиолокационных или аналогичных систем и предназначено для обеспечения высокопроизводительной первичной обработки сигналов во всех режимах работы бортовой радиолокационной станции (БРЛС).The invention relates to the receiving path of radar or similar systems and is intended to provide high-performance primary signal processing in all operating modes of the airborne radar station.
В данной работе рассматривается только низкочастотная часть радиолокационного приемного тракта, в которой производится обработка принятого сигнала после переноса спектра сигнала на промежуточные частоты. Почти все радиолокационные приемники строятся по супергетеродинному принципу. Усиленный отраженный сигнал преобразуется в сигналы промежуточных частот путем смешивания с сигналом гетеродина. Для получения конечной промежуточной частоты, обычно лежащей в пределах от 0,1 МГц до 100 МГц, может понадобиться не одна ступень преобразования. В данном случае применено двойное преобразование частоты принятого сигнала в промежуточную частоту.In this paper, we consider only the low-frequency part of the radar receiving path, in which the received signal is processed after the signal spectrum is transferred to intermediate frequencies. Almost all radar receivers are built on the principle of superheterodyne. The amplified reflected signal is converted into intermediate frequency signals by mixing with the local oscillator signal. To obtain the final intermediate frequency, usually lying in the range from 0.1 MHz to 100 MHz, more than one conversion step may be required. In this case, double conversion of the frequency of the received signal to an intermediate frequency is applied.
Одним из основных факторов, определяющих структуру радиолокационного приемника, является выбранный метод обработки сигнала на промежуточной частоте: разделение на квадратурные составляющие и перенос спектра сигнала на видеочастоту с обеспечением возможности перестройки частоты гетеродина.One of the main factors determining the structure of the radar receiver is the selected method of processing the signal at an intermediate frequency: dividing into quadrature components and transferring the spectrum of the signal to the video frequency with the possibility of tuning the local oscillator frequency.
В настоящее время для этой цели широко используются аналоговые фазовые детекторы [Дудник П.И., Чересов Ю.И. Авиационные радиолокационные устройства. - М.: ВВИА им. Проф. Н.Е.Жуковского, 1986, с.247, рис.8.15] и разложение принимаемого сигнала на квадратурные составляющие [патент US №5627856]. При этом сигнал гетеродина может быть фиксированным (fг=fп) или перестраиваемым по частоте. В первом случае для управления значением центральной частоты полосы анализа применяется метод цифрового гетеродинирования после оцифровки сигнала [патент РФ №2225623]. Во втором случае для получения сигнала гетеродина применяются специальные, довольно сложные устройства - цифровые управляемые гетеродины (ЦУГ) [патент US №4292635 А, патент РФ №2123709].Currently, analog phase detectors are widely used for this purpose [Dudnik P.I., Cheresov Yu.I. Aviation radar devices. - M.: VVIA them. Prof. N.E. Zhukovsky, 1986, p.247, Fig.8.15] and the decomposition of the received signal into quadrature components [US patent No. 5627856]. In this case, the local oscillator signal can be fixed (fg = fp) or tunable in frequency. In the first case, to control the value of the central frequency of the analysis band, the method of digital heterodyning is applied after digitizing the signal [RF patent No. 2225623]. In the second case, to obtain the local oscillator signal, special, rather complex devices are used - digital controlled local oscillators (ZUG) [US patent No. 4292635 A, RF patent No. 2123709].
Наиболее близким по технической сущности является радиолокационный приемник с цифровым гетеродинированием [патент РФ №2225623, МПК G01S 7/285, 7/26], содержащий кварцевый генератор, формирователь опорного сигнала, два цифровых сумматора, магистраль параллельной информации, n каналов приема, состоящих каждый из аналогового сумматора и когерентного приемника с цифровым выходом. В этом радиолокационном приемнике применен аналоговый метод преобразования сигнала, поступающего в канал приема на второй промежуточной частоте. Использование аналогового метода переноса спектра сигнала на видеочастоту имеет ряд недостатков, которые приводят к искажению спектра сигнала. В предлагаемом техническом решении для основных приемных каналов применен цифровой метод разложения сигнала на квадратурные составляющие и перенос спектра на видеочастоту. Кроме этого, ни в одном из вышеперечисленных аналогов не применяется обработка сигнала на первой промежуточной частоте, оптимальное значение которой лежит в диапазоне от 1 ГГц до 5 ГГц. Предлагается дополнительно ввести приемные каналы высокого разрешения с входным сигналом на первой промежуточной частоте, что позволяет обеспечить разрешение по дальности БРЛС около одного метра.The closest in technical essence is a radar receiver with digital heterodyning [RF patent No. 2225623, IPC G01S 7/285, 7/26], containing a crystal oscillator, a reference signal shaper, two digital adders, a parallel information highway, n reception channels, each from an analog adder and a coherent receiver with digital output. This radar receiver employs an analogue method for converting a signal entering the receive channel at a second intermediate frequency. Using the analog method of transferring the spectrum of a signal to a video frequency has several disadvantages that lead to distortion of the spectrum of the signal. The proposed technical solution for the main receiving channels uses the digital method of decomposing the signal into quadrature components and transferring the spectrum to the video frequency. In addition, none of the above analogs uses signal processing at the first intermediate frequency, the optimal value of which lies in the range from 1 GHz to 5 GHz. It is proposed to introduce additional high-resolution receiving channels with an input signal at the first intermediate frequency, which allows providing a radar range resolution of about one meter.
Технической задачей, на решение которой направлено настоящее изобретение, является введение режима обработки радиолокационных сигналов на первой промежуточной частоте с целью расширения полосы пропускания приемного тракта для обеспечения высокого разрешения по дальности.The technical problem to which the present invention is directed is the introduction of a processing mode of radar signals at a first intermediate frequency in order to expand the bandwidth of the receiving path to provide high resolution in range.
Технический результат достигается тем, что радиолокационный приемник с каналами высокого разрешения содержит n (n - целое число) приемных каналов, включающих каждый аналого-цифровой преобразователь, устройство цифрового гетеродинирования, постоянное запоминающее устройство и цифровой сумматор, в каждый приемный канал введены: усилитель промежуточной частоты, цифровой формирователь квадратур, адаптер и передатчик данных. Вход усилителя промежуточной частоты является входом сигнала второй промежуточной частоты, а выход последовательно соединен с аналого-цифровым преобразователем, цифровым формирователем квадратур, устройством цифрового гетеродинирования, цифровым сумматором и передатчиком данных. Выход передатчика данных является выходом приемного канала. Выход постоянного запоминающего устройства соединен со вторым входом устройства цифрового гетеродинирования. Первый выход адаптера соединен с управляющим входом устройства цифрового гетеродинирования, а второй выход адаптера соединен с управляющим входом цифрового сумматора. Выход синхронизации аналого-цифрового преобразователя соединен с входами синхронизации цифрового формирователя квадратур, устройства цифрового гетеродинирования, цифрового сумматора и передатчика данных. Кроме этого, в радиолокационный приемник с каналами высокого разрешения введены формирователь опорных частот и n приемных каналов высокого разрешения. Каждый приемный канал высокого разрешения включает: полосовой фильтр первой промежуточной частоты, фазовый детектор, первый и второй фильтры нижних частот, первый и второй операционные усилители, первый и второй аналого-цифровые преобразователи высокого разрешения, первый и второй цифроаналоговые преобразователи и устройство цифровой обработки. Вход полосового фильтра первой промежуточной частоты является входом сигнала первой промежуточной частоты. Выход полосового фильтра первой промежуточной частоты соединен с входом фазового детектора, выход реальной квадратуры сигнала фазового детектора последовательно соединен с первым фильтром нижних частот, первым операционным усилителем, первым аналого-цифровым преобразователем высокого разрешения и входом реальной квадратуры сигнала устройства цифровой обработки. Выход мнимой квадратуры сигнала фазового детектора последовательно соединен со вторым фильтром нижних частот, вторым операционным усилителем, вторым аналого-цифровым преобразователем высокого разрешения и входом мнимой квадратуры сигнала устройства цифровой обработки. Выход устройства цифровой обработки является выходом приемного канала высокого разрешения. Вход формирователя опорных частот является входом опорного сигнала. Первый выход формирователя опорных частот соединен с управляющим входом аналого-цифрового преобразователя, второй выход формирователя опорных частот соединен с управляющими входами первого и второго аналого-цифровых преобразователей высокого разрешения, третий выход формирователя опорных частот соединен с управляющим входом фазового детектора. Синхронизирующие выходы первого и второго аналого-цифровых преобразователей высокого разрешения соединены соответственно с входами сигналов данных реальной квадратуры и сигналов данных мнимой квадратуры устройства цифровой обработки. Вход первого цифроаналогового преобразователя соединен с выходом реальной квадратуры кода устройства цифровой обработки, а выход - с управляющим входом первого операционного усилителя. Вход второго цифроаналогового преобразователя соединен с выходом мнимой квадратуры кода устройства цифровой обработки, а выход - с управляющим входом второго операционного усилителя. Управляющие входы усилителя промежуточной частоты, адаптера и устройства цифровой обработки соединены с интерфейсом центрального процессора. Тактовые входы усилителя промежуточной частоты, цифрового сумматора и устройства цифровой обработки являются входами тактового импульса. Входы начала отсчета по дальности цифрового сумматора и устройства цифровой обработки являются входами импульса начала отсчета.The technical result is achieved in that the radar receiver with high-resolution channels contains n (n is an integer) receiving channels, including each analog-to-digital converter, digital heterodyning device, read-only memory and digital adder, the following are introduced into each receiving channel: intermediate-frequency amplifier , digital quadrature driver, adapter and data transmitter. The input of the intermediate frequency amplifier is the input of the second intermediate frequency signal, and the output is connected in series with an analog-to-digital converter, a digital quadrature driver, a digital heterodyning device, a digital adder and a data transmitter. The output of the data transmitter is the output of the receive channel. The output of the read-only memory is connected to the second input of the digital heterodyning device. The first output of the adapter is connected to the control input of the digital heterodyning device, and the second output of the adapter is connected to the control input of the digital adder. The synchronization output of the analog-to-digital converter is connected to the synchronization inputs of the digital quadrature driver, digital heterodyning device, digital adder and data transmitter. In addition, a shaper of reference frequencies and n receiving channels of high resolution are introduced into a radar receiver with high resolution channels. Each high-resolution receiving channel includes: a bandpass filter of the first intermediate frequency, a phase detector, first and second low-pass filters, first and second operational amplifiers, first and second high-resolution analog-to-digital converters, first and second digital-to-analog converters, and a digital processing device. The input of the bandpass filter of the first intermediate frequency is the input of the signal of the first intermediate frequency. The output of the bandpass filter of the first intermediate frequency is connected to the input of the phase detector, the output of the real squared signal of the phase detector is connected in series with the first low-pass filter, the first operational amplifier, the first high-resolution analog-to-digital converter and the input of the real squared signal of the digital processing device. The output of the imaginary squared signal of the phase detector is connected in series with a second low-pass filter, a second operational amplifier, a second high-resolution analog-to-digital converter and an input of the imaginary squared signal of the digital processing device. The output of the digital processing device is the output of the high-resolution receiving channel. The input of the reference frequency driver is the input of the reference signal. The first output of the reference frequency driver is connected to the control input of the analog-to-digital converter, the second output of the reference frequency driver is connected to the control inputs of the first and second high-resolution analog-to-digital converters, the third output of the reference frequency driver is connected to the control input of the phase detector. The synchronizing outputs of the first and second high-resolution analog-to-digital converters are connected respectively to the inputs of the real quadrature data signals and the imaginary quadrature data signals of the digital processing device. The input of the first digital-to-analog converter is connected to the output of the real quadrature of the code of the digital processing device, and the output is connected to the control input of the first operational amplifier. The input of the second digital-to-analog converter is connected to the output of the imaginary quadrature code of the digital processing device, and the output is connected to the control input of the second operational amplifier. The control inputs of the intermediate frequency amplifier, adapter and digital processing device are connected to the interface of the central processor. The clock inputs of an intermediate frequency amplifier, digital adder, and digital processing device are clock inputs. The inputs of the reference point in the range of the digital adder and the digital processing device are the inputs of the pulse of the reference point.
В радиолокационном приемнике с каналами высокого разрешения формирователь опорных частот может содержать первый, второй, третий и четвертый умножители частоты, первый, второй, третий, четвертый и пятый полосовые фильтры, первый, второй, третий, четвертый, пятый, шестой и седьмой усилители, первый и второй режекторные фильтры, первый, второй формирователи частоты дискретизации и усилитель-ограничитель. При этом вход первого умножителя частоты является входом опорного сигнала Fоп. Выход первого умножителя частоты последовательно соединен с первым полосовым фильтром, первым усилителем, первым режекторным фильтром, вторым усилителем и первым формирователем частоты дискретизации, выход которого является первым выходом формирователя опорных частот. Вход третьего усилителя соединен с входом усилителя-ограничителя и выходом первого режекторного фильтра. Выход третьего усилителя последовательно соединен со вторым умножителем частоты, вторым полосовым фильтром, четвертым усилителем и вторым формирователем частоты дискретизации, выход которого является вторым выходом формирователя опорных частот. Выход усилителя-ограничителя последовательно соединен со вторым режекторным фильтром, третьим полосовым фильтром, пятым усилителем, третьим умножителем частоты, четвертым полосовым фильтром, шестым усилителем, четвертым умножителем частоты, пятым полосовым фильтром и седьмым усилителем, выход которого является третьим выходом формирователя опорных частот.In a radar receiver with high-resolution channels, the reference frequency driver can contain the first, second, third and fourth frequency multipliers, the first, second, third, fourth and fifth band-pass filters, the first, second, third, fourth, fifth, sixth and seventh amplifiers, the first and a second notch filters, a first, a second samplers and an amplifier-limiter. The input of the first frequency multiplier is the input of the reference signal Fop. The output of the first frequency multiplier is connected in series with the first bandpass filter, the first amplifier, the first notch filter, the second amplifier and the first sampling frequency driver, the output of which is the first output of the reference frequency driver. The input of the third amplifier is connected to the input of the amplifier-limiter and the output of the first notch filter. The output of the third amplifier is connected in series with a second frequency multiplier, a second band-pass filter, a fourth amplifier and a second sampling frequency driver, the output of which is the second output of the reference frequency driver. The output of the limiter amplifier is connected in series with a second notch filter, a third bandpass filter, a fifth amplifier, a third frequency multiplier, a fourth bandpass filter, a sixth amplifier, a fourth frequency multiplier, a fifth bandpass filter and a seventh amplifier, the output of which is the third output of the reference frequency driver.
В радиолокационном приемнике с каналами высокого разрешения устройство цифровой обработки может содержать первую и вторую схемы балансировки, первый и второй преобразователи, первый и второй регистры, первый и второй буферы, первое и второе оперативные запоминающие устройства, синхронизатор и передатчик данных канала высокого разрешения. При этом первый вход первого регистра является входом реальной квадратуры сигнала устройства цифровой обработки и соединен со вторым входом первой схемы балансировки. Второй вход первого регистра является входом сигналов данных реальной квадратуры устройства цифровой обработки и соединен с первым входом первой схемы балансировки, вторым и третьим входами первого буфера, вторым входом первого оперативного запоминающего устройства, третьим входом второго буфера, вторым входом второго оперативного запоминающего устройства и первым входом синхронизатора. Выход первой схемы балансировки соединен с входом первого преобразователя, выход которого является выходом реальной квадратуры кода устройства цифровой обработки. Выход первого регистра соединен с первым входом первого буфера, выход которого соединен с первым входом первого оперативного запоминающего устройства. Выход первого оперативного запоминающего устройства соединен с первым входом передатчика данных канала высокого разрешения, выход которого является выходом приемного канала высокого разрешения. Первый вход второго регистра является входом мнимой квадратуры сигнала устройства цифровой обработки и соединен со вторым входом второй схемы балансировки. Второй вход второго регистра является входом сигналов данных мнимой квадратуры устройства цифровой обработки и соединен с первым входом второй схемы балансировки и вторым входом второго буфера. Выход второй схемы балансировки соединен с входом второго преобразователя, выход которого является выходом мнимой квадратуры кода устройства цифровой обработки. Выход второго регистра соединен с первым входом второго буфера, выход которого соединен с первым входом второго оперативного запоминающего устройства. Выход второго оперативного запоминающего устройства соединен со вторым входом передатчика данных канала высокого разрешения. Второй, третий и четвертый входы синхронизатора являются соответственно тактовым, синхронизации и информационным входами устройства цифровой обработки. Первый выход синхронизатора соединен с четвертыми входами первого и второго оперативных запоминающих устройств. Второй выход синхронизатора соединен с третьими входами первого и второго оперативных запоминающих устройств. Третий, четвертый, пятый и шестой выходы синхронизатора соединены соответственно с третьим, четвертым, пятым и шестым входами передатчика данных канала высокого разрешения.In a radar receiver with high-resolution channels, the digital processing device may contain the first and second balancing circuits, the first and second converters, the first and second registers, the first and second buffers, the first and second random access memory, the synchronizer and data transmitter of the high-resolution channel. In this case, the first input of the first register is the input of the real squared signal of the digital processing device and is connected to the second input of the first balancing circuit. The second input of the first register is the input of data signals of the real quadrature of the digital processing device and is connected to the first input of the first balancing circuit, the second and third inputs of the first buffer, the second input of the first random access memory, the third input of the second buffer, the second input of the second random access memory and the first input synchronizer. The output of the first balancing circuit is connected to the input of the first converter, the output of which is the output of the real quadrature of the code of the digital processing device. The output of the first register is connected to the first input of the first buffer, the output of which is connected to the first input of the first random access memory. The output of the first random access memory is connected to the first input of the high-resolution channel data transmitter, the output of which is the output of the high-resolution receiving channel. The first input of the second register is the input of the imaginary squared signal of the digital processing device and is connected to the second input of the second balancing circuit. The second input of the second register is the input of the data signals of the imaginary quadrature of the digital processing device and is connected to the first input of the second balancing circuit and the second input of the second buffer. The output of the second balancing circuit is connected to the input of the second converter, the output of which is the output of the imaginary quadrature code of the digital processing device. The output of the second register is connected to the first input of the second buffer, the output of which is connected to the first input of the second random access memory. The output of the second random access memory is connected to the second input of the high-resolution channel data transmitter. The second, third and fourth inputs of the synchronizer are respectively clock, synchronization and information inputs of the digital processing device. The first output of the synchronizer is connected to the fourth inputs of the first and second random access memory devices. The second output of the synchronizer is connected to the third inputs of the first and second random access memory. The third, fourth, fifth and sixth outputs of the synchronizer are connected respectively to the third, fourth, fifth and sixth inputs of the data transmitter of the high-resolution channel.
На фиг.1 представлена функциональная схема радиолокационного приемника с каналом высокого разрешения, на фиг.2 - функциональная схема формирователя опорных частот, на фиг.3 - функциональная схема устройства цифровой обработки.Figure 1 presents a functional diagram of a radar receiver with a high resolution channel, figure 2 is a functional diagram of a reference frequency driver, figure 3 is a functional diagram of a digital processing device.
На фиг.1 представлен одноканальный радиолокационный приемник с каналом высокого разрешения, n-ые приемные каналы имеют аналогичную структуру.Figure 1 shows a single-channel radar receiver with a high-resolution channel, the n-th receiving channels have a similar structure.
Радиолокационный приемник с каналом высокого разрешения содержит: усилитель промежуточной частоты 1, аналого-цифровой преобразователь 2, цифровой формирователь квадратур 3, постоянное запоминающее устройство 4, устройство цифрового гетеродинирования 5, адаптер 6, цифровой сумматор 7, передатчик данных 8, формирователь опорных частот 9, полосовой фильтр первой промежуточной частоты 10, фазовый детектор 11, первый 12 и второй 13 фильтры нижних частот, первый 14 и второй 15 операционные усилители, первый 16 и второй 17 аналого-цифровые преобразователи канала высокого разрешения, первый 18 и второй 19 цифроаналоговые преобразователи, устройство цифровой обработки 20.A radar receiver with a high-resolution channel contains: an
Вход усилителя промежуточной частоты 1 является входом сигнала второй промежуточной частоты Fпч2, а выход последовательно соединен с аналого-цифровым преобразователем 2, цифровым формирователем квадратур 3, устройством цифрового гетеродинирования 5, цифровым сумматором 7 и передатчиком данных 8, выход которого является выходом приемного канала. Выход постоянного запоминающего устройства 4 соединен со вторым входом устройства цифрового гетеродинирования 5. Первый выход адаптера 6 соединен с управляющим входом устройства цифрового гетеродинирования 5, а второй выход соединен с управляющим входом цифрового сумматора 7. Синхронизирующий выход аналого-цифрового преобразователя 2 соединен с входами синхронизации цифрового формирователя квадратур 3, устройства цифрового гетеродинирования 5, цифрового сумматора 7 и передатчика данных 8. Вход полосового фильтра первой промежуточной частоты 10 является входом сигнала первой промежуточной частоты Fпч1, выход полосового фильтра первой промежуточной частоты 10 соединен с входом фазового детектора 11. Выход реальной квадратуры сигнала «Re» фазового детектора 11 последовательно соединен с первым фильтром нижних частот 12, первым операционным усилителем 14, первым аналого-цифровым преобразователем канала высокого разрешения 16 и входом реальной квадратуры сигнала «Re» устройства цифровой обработки 20. Выход мнимой квадратуры сигнала «Im» фазового детектора 11 последовательно соединен со вторым фильтром нижних частот 13, вторым операционным усилителем 15, вторым аналого-цифровым преобразователем канала высокого разрешения 17 и входом мнимой квадратуры сигнала «Im» устройства цифровой обработки 20. Выход устройства цифровой обработки 20 является выходом приемного канала высокого разрешения. Вход формирователя опорных частот 9 является входом опорного сигнала Fоп. Первый выход формирователя опорных частот 9 соединен с управляющим входом аналого-цифрового преобразователя 2, второй выход формирователя опорных частот 9 соединен с управляющими входами первого 16 и второго 17 аналого-цифровых преобразователей канала высокого разрешения, третий выход формирователя опорных частот 9 соединен с управляющим входом фазового детектора 11. Синхронизирующие выходы первого 16 и второго 17 аналого-цифровых преобразователей канала высокого разрешения соединены соответственно с входами сигналов данных реальной квадратуры «dco_r» и сигналов данных мнимой квадратуры «dco_i» устройства цифровой обработки 20. Вход первого цифроаналогового преобразователя 18 соединен с выходом реальной квадратуры кода «re» устройства цифровой обработки 20, а выход - с управляющим входом первого операционного усилители 14. Вход второго цифроаналогового преобразователя 19 соединен с выходом мнимой квадратуры кода «im» устройства цифровой обработки 20, а выход - с управляющим входом второго операционного усилителя 15. Управляющие входы усилителя промежуточной частоты 1, адаптера 6 и устройства цифровой обработки 20 соединены с интерфейсом центрального процессора ЦП. Тактовые входы усилителя промежуточной частоты 1, цифрового сумматора 7 и устройства цифровой обработки 20 являются входами тактового импульса ТИ. Входы внешней синхронизации цифрового сумматора 7 и устройства цифровой обработки 20 являются входами импульса начала отсчета ИНО.The input of the
Функциональная схема формирователя опорных частот (фиг.2) содержит: первый умножитель частоты 21 [умножитель частоты входного сигнала на два], первый полосовой фильтр 22, первый усилитель 23, первый режекторный фильтр 24, второй усилитель 25, первый формирователь частоты дискретизации 26, усилитель-ограничитель 27, третий усилитель 28, второй умножитель частоты 29, второй полосовой фильтр 30, четвертый усилитель 31, второй формирователь частоты дискретизации 32, второй режекторный фильтр 33, третий полосовой фильтр 34, пятый усилитель 35, третий умножитель частоты 36, четвертый полосовой фильтр 37, шестой усилитель 38, четвертый умножитель частоты 39, пятый полосовой фильтр 40, седьмой усилитель 41.Functional diagram of the reference frequency driver (figure 2) contains: a first frequency multiplier 21 [input frequency multiplier by two], a
Вход первого умножителя частоты 21 является входом опорного сигнала Fоп формирователя опорных частот 9. Выход первого умножителя частоты 21 последовательно соединен с первым полосовым фильтром 22, первым усилителем 23, первым режекторным фильтром 24, вторым усилителем 25 и первым формирователем частоты дискретизации 26, выход которого является первым выходом формирователя опорных частот 9. Вход третьего усилителя 28 соединен с входом усилителя-ограничителя 27 и выходом первого режекторного фильтра 33. Выход третьего усилителя 28 последовательно соединен со вторым умножителем частоты 29, вторым полосовым фильтром 30, четвертым усилителем 31 и вторым формирователем частоты дискретизации 32, выход которого является вторым выходом формирователя опорных частот 9. Выход усилителя-ограничителя 27 последовательно соединен со вторым режекторным фильтром 24, третьим полосовым фильтром 34, пятым усилителем 35, третьим умножителем частоты 36, четвертым полосовым фильтром 37, шестым усилителем 38, четвертым умножителем частоты 39, пятым полосовым фильтром 40 и седьмым усилителем 41, выход которого является третьим выходом формирователя опорных частот 9.The input of the
Функциональная схема устройства цифровой обработки (фиг.3) содержит: первую схему балансировки 42, первый преобразователь 43 [преобразователь параллельного кода в последовательный], первый регистр 44 [буферный регистр], первый буфер 45 [буферное оперативное запоминающее устройство типа FIFO - «первый вошел, первый вышел»], первое оперативное запоминающее устройство 46 [основное оперативное запоминающее устройство типа «FIFO»], вторую схему балансировки 47, второй преобразователь 48 [преобразователь параллельного кода в последовательный], второй регистр 49 [буферный регистр], второй буфер 50 [буферное оперативное запоминающее устройство типа FIFO], второе оперативное запоминающее устройство 51 [основное оперативное запоминающее устройство типа FIFO], синхронизатор 52, передатчик данных канала высокого разрешения 53 [передатчик данных в виде последовательных кодов с уровнями LVDS - Low-Voltage Differential Signaling].Functional diagram of the digital processing device (Fig.3) contains: the
Первый вход первого регистра 44 является входом реальной квадратуры сигнала «Re» устройства цифровой обработки 20 и соединен со вторым входом первой схемы балансировки 42. Второй вход первого регистра 44 является входом сигналов данных реальной квадратуры «dco_r» устройства цифровой обработки 20 и соединен с первым входом первой схемы балансировки 42, вторым и третьим входами первого буфера 45, вторым входом первого оперативного запоминающего устройства 46, третьим входом второго буфера 50, вторым входом второго оперативного запоминающего устройства 51 и первым входом синхронизатора 52. Выход первой схемы балансировки 42 соединен с входом первого преобразователя 43, выход которого является выходом реальной квадратуры кода «re» устройства цифровой обработки 20.The first input of the
Выход первого регистра 44 соединен с первым входом первого буфера 45, выход которого соединен с первым входом первого оперативного запоминающего устройства 46. Выход первого оперативного запоминающего устройства 46 соединен с первым входом передатчика данных канала высокого разрешения 53, выход которого является выходом приемного канала высокого разрешения ВР. Первый вход второго регистра 49 является входом мнимой квадратуры сигнала «Im» устройства цифровой обработки 20 и соединен со вторым входом второй схемы балансировки 47. Второй вход второго регистра 49 является входом сигналов данных мнимой квадратуры «dco_i» устройства цифровой обработки 20 и соединен с первым входом второй схемы балансировки 47 и со вторым входом второго буфера 50. Выход второй схемы балансировки 47 соединен с входом второго преобразователя 48, выход которого является выходом мнимой квадратуры кода «im» устройства цифровой обработки 20. Выход второго регистра 49 соединен с первым входом второго буфера 50, выход которого соединен с первым входом второго оперативного запоминающего устройства 51. Выход второго оперативного запоминающего устройства 51 соединен со вторым входом передатчик данных канала высокого разрешения 53. Второй, третий и четвертый входы синхронизатора 52 являются соответственно (ТИ) тактовый импульс, синхронизации (ИНО) импульс начала отсчета и информационным (Интерфейс ЦП) центрального процессора входами устройства цифровой обработки 20. Первый выход синхронизатора 52 соединен с четвертыми входами первого 46 и второго 51 оперативных запоминающих устройств. Второй выход синхронизатора 52 соединен с третьими входами первого 46 и второго 51 оперативных запоминающих устройств. Третий, четвертый, пятый и шестой выходы синхронизатора 52 соединены соответственно с третьим, четвертым, пятым и шестым входами передатчика данных канала высокого разрешения 53.The output of the
Рассмотрим работу радиолокационного приемника с каналами высокого разрешения на примере прохождения принимаемого сигнала по одному приемному каналу. Поскольку построение n-ых каналов идентично первому каналу, то прохождение принимаемого сигнала по ним будет аналогично.Consider the operation of a radar receiver with high-resolution channels using the example of the passage of a received signal through one receiving channel. Since the construction of the nth channels is identical to the first channel, the passage of the received signal through them will be similar.
Входной сигнал на второй промежуточной частоте Fпч2 с СВЧ-приемника (не показанного на фиг.1) поступает на вход усилителя промежуточной частоты 1. При этом усилитель промежуточной частоты 1 обеспечивает программно-регулируемое усиление и управляемую частотную селекцию сигналов. Более подробно схема усилителя промежуточной частоты 1 описана в изобретении («Модуль усилителя промежуточной частоты», патент РФ №2291556). С выхода усилителя промежуточной частоты 1 сигнал поступает на вход аналого-цифрового преобразователя 2, на тактовый вход которого поступает сигнал частоты дискретизации с первого выхода формирователя опорных частот 9.The input signal at the second intermediate frequency Fp2 from the microwave receiver (not shown in FIG. 1) is fed to the input of the
С выхода аналого-цифрового преобразователя 2 сигнал в цифровой форме поступает на цифровой формирователь квадратур 3. Синхронизирующий выход аналого-цифрового преобразователя 2 соединен с входами синхронизации цифрового формирователя квадратур 3, устройства цифрового гетеродинирования 5, цифрового сумматора 7 и передатчика данных 8. С выхода цифрового формирователя квадратур 3 цифровые сигналы, соответствующие реальной Re и мнимой Im квадратурным составляющим сигнала, поступают на первый вход устройства цифрового гетеродинирования 5, на второй вход которого поступают корректирующие коэффициенты с выхода постоянного запоминающего устройства 4. Код частоты цифрового гетеродина поступает на управляющий вход устройства цифрового гетеродинирования 5 с первого выхода адаптера 6. После гетеродинирования сигнал поступает на цифровой сумматор 7, где происходит суммирование отсчетов сигнала на интервале одного элемента дальности. Количество суммируемых выборок, задержка начала зоны приема относительно импульса начала отсчета ИНО, количество элементов дальности в зоне приема, задержка начала кадра относительно тактового импульса (количество пропускаемых импульсов начала отсчета ИНО, следующих после тактового импульса) и размер кадра (количество импульсов начала отсчета ИНО в кадре) определяются соответствующими кодами, поступающими на управляющий вход цифрового сумматора 7 со второго выхода адаптера 6.From the output of the analog-to-
После суммирования отсчетов сигнала в цифровом сумматоре 7 производится деление суммарного сигнала на количество суммируемых выборок (нормировка данных) и полученный сигнал поступает на передатчик данных 8, который обеспечивает передачу выходной цифровой информации в устройство вторичной обработки сигналов радиолокационной станции по последовательным LVDS шинам.After summing the signal samples in the digital adder 7, the total signal is divided by the number of summed samples (data normalization) and the received signal is transmitted to the data transmitter 8, which provides the transmission of digital output to the secondary signal processing device of the radar station via serial LVDS buses.
Входной сигнал на первой промежуточной частоте Fпч1 с СВЧ-приемника (в СВЧ-приемнике предусмотрено разветвление сигнала первой промежуточной частоты) поступает на вход полосового фильтра первой промежуточной частоты 10 и далее на фазовый детектор 11, на управляющий вход которого поступает сигнал опорной частоты Fоп с третьего выхода формирователя опорных частот 9. В фазовом детекторе 11 формируются реальная Re и мнимая Im квадратурные составляющие сигнала, которые поступают соответственно на входы первого 12 и второго 13 фильтров нижних частот. С выхода первого фильтра нижних частот 12 сигнал через первый операционный усилитель 14 поступает на вход первого аналого-цифрового преобразователя канала высокого разрешения 16, с выхода которого в цифровой форме поступает на вход реальной квадратуры сигнала «Re» устройства цифровой обработки 20. С выхода второго фильтра нижних частот 13 сигнал через второй операционный усилитель 15 поступает на вход второго аналого-цифрового преобразователя канала высокого разрешения 17, с выхода которого в цифровой форме поступает на вход мнимой квадратуры сигнала «Im» устройства цифровой обработки 20. Устройство цифровой обработки 20 обеспечивает прием данных, поступающих из первого 16 и второго 17 аналого-цифровых преобразователей канала высокого разрешения, и передачу их по последовательным шинам LVDS на выход канала высокого разрешения. Кроме этого, устройство цифровой обработки 20 формирует сигналы балансировки, которые для реальной квадратуры поступают с выхода реальной квадратуры кода «re» устройства цифровой обработки 20 через первый цифроаналоговый преобразователь 18 на управляющий вход первого операционного усилителя 14, для мнимой квадратуры поступают с выхода мнимой квадратуры кода «im» устройства цифровой обработки 20 через второй цифроаналоговый преобразователь 19 на управляющий вход второго операционного усилителя 15.The input signal at the first intermediate frequency Fp1 from the microwave receiver (a branching of the signal of the first intermediate frequency is provided in the microwave receiver) is fed to the input of the bandpass filter of the first intermediate frequency 10 and then to the phase detector 11, to the control input of which the reference frequency signal Fop from the third the output of the driver of the reference frequencies 9. In the phase detector 11, the real Re and imaginary Im quadrature components of the signal are formed, which are respectively fed to the inputs of the first 12 and second 13 low-pass filters . From the output of the first low-pass filter 12, the signal through the first operational amplifier 14 is fed to the input of the first analog-to-digital converter of the high-resolution channel 16, the output of which is digitally fed to the input of the real squared signal "Re" of the digital processing device 20. From the output of the second filter of low frequencies 13, the signal through the second operational amplifier 15 enters the input of the second analog-to-digital converter of the high-resolution channel 17, from the output of which it is digitally input to the imaginary The signal “Im” of the digital processing device 20. The digital processing device 20 provides the reception of data from the first 16 and second 17 analog-to-digital converters of the high-resolution channel, and their transmission via serial LVDS buses to the output of the high-resolution channel. In addition, the digital processing device 20 generates balancing signals, which for the real quadrature come from the output of the real squared code "re" of the digital processing device 20 through the first digital-to-analog converter 18 to the control input of the first operational amplifier 14, for the imaginary quadrature they come from the output of the imaginary code square "Im" of the digital processing device 20 through the second digital-to-analog converter 19 to the control input of the second operational amplifier 15.
Синхронизация устройства цифровой обработки 20 по приему информации от аналого-цифрового преобразователя канала высокого разрешения обеспечивается сигналами DCO (Data Clock Output), поступающими с синхронизирующего выхода первого аналого-цифрового преобразователя канала высокого разрешения 16 на вход сигналов данных реальной квадратуры «dco_r» и устройства цифровой обработки 20 и с синхронизирующего выхода второго аналого-цифрового преобразователя канала высокого разрешения 17 на вход сигналов данных мнимой квадратуры «dco_i» устройства цифровой обработки 20.The synchronization of the digital processing device 20 for receiving information from an analog-to-digital converter of a high-resolution channel is provided by DCO (Data Clock Output) signals coming from the synchronizing output of the first analog-to-digital converter of a high-resolution channel 16 to the input of dco_r real-quadrature data signals and a digital device processing 20 and from the synchronizing output of the second analog-to-digital converter of the high-resolution channel 17 to the input of data signals of the imaginary quadrature "dco_i" of the digital device brabotki 20.
Управление радиолокационным приемником с каналами высокого разрешения производится центральным процессором БРЛС по интерфейсу SMI (Serial Management Interface) через приемопередатчики SMI усилителя промежуточной частоты 1, адаптера 6 и устройства цифровой обработки 20. Синхронизация работы приемных каналов обеспечивается тактовым импульсом ТИ, поступающим из синхронизатора БРЛС на тактовые входы усилителя промежуточной частоты 1, цифрового сумматора 7 и устройства цифровой обработки 20, импульсом начала отсчета ИНО, поступающим из синхронизатора БРЛС на входы начала отсчета по дальности цифрового сумматора 7 и устройства цифровой обработки 20.The radar receiver with high-resolution channels is controlled by the central radar processor via the SMI interface (Serial Management Interface) through the SMI transceivers of the intermediate-
На вход формирователя опорных частот 9 поступает опорный сигнал Fоп с задающего генератора БРЛС. Формирователь опорных частот 9 обеспечивает частотную фильтрацию опорного сигнала и формирование дифференциальных сигналов частоты дискретизации с уровнями и формой сигналов, необходимых для работы аналого-цифровых преобразователей приемного канала и приемного канала высокого разрешения, а также формирование сигнала опорной частоты фазового детектора.At the input of the driver of the reference frequencies 9 receives the reference signal Fop from the master radar. The reference frequency generator 9 provides frequency filtering of the reference signal and the formation of differential signals of the sampling frequency with the levels and waveforms necessary for the operation of the analog-to-digital converters of the receiving channel and the high-resolution receiving channel, as well as the formation of the reference signal of the phase detector.
Формирователь опорных частот 9 (фиг.2) работает следующим образом. Опорный сигнал с частотой опорного сигнала Fоп поступает на вход первого умножителя частоты 21, где его частота умножается на два, и поступает на первый полосовой фильтр 22, настроенный на частоту опорного сигнала 2Fоп. Отфильтрованный сигнал через первый усилитель 23 поступает на первый режекторный фильтр 24, настроенный на частоту Fоп. С первого режекторного фильтра 24 через второй усилитель 25 сигнал поступает на первый формирователь частоты дискретизации 26, где обеспечивается формирование дифференциального сигнала частоты дискретизации опорного сигнала 2Fоп, который с первого выхода формирователя опорных частот 9 поступает на аналого-цифровой преобразователь 2.The driver of the reference frequencies 9 (figure 2) works as follows. The reference signal with the frequency of the reference signal Fop is fed to the input of the
Для формирования других сигналов опорной частоты с первого режекторного фильтра 24 сигнал с частотой опорного сигнала 2Fоп поступает на усилитель-ограничитель 27 и через третий усилитель 28 на второй умножитель частоты 29, где его частота умножается на два. С выхода второго умножителя частоты 29 сигнал поступает на второй полосовой фильтр 30, который настроен на частоту опорного сигнала 4Fоп. Co второго полосового фильтра 30 через четвертый усилитель 31 сигнал поступает на второй формирователь частоты дискретизации 32, где обеспечивается формирование дифференциального сигнала частоты дискретизации опорного сигнала 4Fоп, который со второго выхода формирователя опорной частоты 9 поступает на первый 16 и второй 17 аналого-цифровые преобразователи канала высокого разрешения.To generate other signals of the reference frequency from the
С усилителя-ограничителя 27 сигнал поступает на второй режекторный фильтр 33, настроенный на частоту опорного сигнала 2Fоп, и далее на третий полосовой фильтр 34, настроенный на третью гармонику сигнала с частотой 2Fоп. С выхода третьего полосового фильтра 34 сигнал с частотой опорного сигнала 6Fоп через пятый усилитель 35 поступает на третий умножитель частоты 36, где его частота умножается на два. С выхода третьего умножителя частоты 36 сигнал поступает на четвертый полосовой фильтр 37, который настроен на частоту опорного сигнала 12Fоп, и далее через шестой усилитель 38 на четвертый умножитель частоты 39, где его частота умножается на два. Далее сигнал поступает на пятый полосовой фильтр 40, который настроен на частоту опорного сигнала 24Fоп, и через седьмой усилитель 41 на третий выход формирователя опорной частоты 9, с которого на вход фазового детектора 11.From the amplifier-
Рассмотрим работу устройства цифровой обработки 20 по функциональной схеме фиг.3. Устройство цифровой обработки 20 представляет собой устройство, предназначенное для приема данных, поступающих из микросхем аналого-цифрового преобразователя с высокой частотой дискретизации и передачи их в устройство вторичной обработки сигналов с частотой, соответствующей протоколу передачи данных по последовательным LVDS шинам.Consider the operation of the digital processing device 20 according to the functional diagram of figure 3. Digital processing device 20 is a device designed to receive data coming from microchips of an analog-to-digital converter with a high sampling frequency and transmit them to a secondary signal processing device with a frequency corresponding to the protocol for transmitting data via serial LVDS buses.
Данные, поступающие на вход реальной квадратуры сигнала «Re» устройства цифровой обработки 20, записываются в первый буферный регистр 44 и первый буфер 45 сигналами сигналов данных реальной квадратуры «dco_r», поступающими из первого аналого-цифровых преобразователей канала высокого разрешения 16. Данные, поступающие на вход мнимой квадратуры синала «Im» устройства цифровой обработки 20, записываются во второй буферный регистр 49 и второй буфер 50 сигналами сигналов данных мнимой квадратуры «dco_i», поступающими из второго аналого-цифрового преобразователя канала высокого разрешения 17. Чтение данных из буферного оперативного запоминающего устройства и их запись в основное оперативное запоминающее устройство во всех каналах производится сигналом сигналов данных реальной квадратуры «dco_r» первого канала. Этот же сигнал поступает на первый вход синхронизатора 52 для формирования сигнала «wr_en» - разрешения записи данных в основное оперативное запоминающее устройство. Со второго выхода синхронизатора 52 сигнал «wr_en» поступает на третьи входы первого 46 и второго 51 оперативных запоминающих устройств [основных оперативных запоминающих устройств типа FIFO]. Сигнал «wr_en» формируется в соответствии с поступающими по управляющей шине SMI на управляющий вход устройства цифровой обработки 20 кодами задержки начала зоны приема относительно импульса начала отсчета ИНО, количества элементов дальности в зоне приема, задержки начала кадра относительно тактового импульса ТИ (количества пропускаемых импульсов начала отсчета ИНО, следующих после тактового импульса ТИ) и размера кадра (количества импульсов начала отсчета ИНО в кадре). Тактовый импульс ТИ поступает на второй вход синхронизатора 52, импульс начала отсчета ИНО - на третий вход, а на четвертый вход поступает управляющая информация по интерфейсу ЦП.The data received at the input of the real quadrature of the signal “Re” of the digital processing device 20 are recorded in the
Данные из первого 46 и второго 51 оперативных запоминающих устройств поступают в передатчик данных канала высокого разрешения 53, с выхода первого оперативного запоминающего устройства 46 на первый вход передатчика данных канала высокого разрешения 53 и с выхода второго оперативного запоминающего устройства 51 на второй вход передатчика данных канала высокого разрешения 53, где преобразуются в последовательные коды в соответствии с протоколом передачи данных. Коды начала кадра, начала пачки и конца пачки передаются в служебных разрядах в соответствии с поступающими на передатчик данных канала высокого разрешения 53 из синхронизатора 52 сигналами: «ink» - импульс начала кадра, «inp» - импульс начала приема и «ikp» - импульс конца приема. Сигнал «ink» - с третьего выхода синхронизатора 52 на третий вход передатчика данных канала высокого разрешения 53, «inp» - с четвертого выхода синхронизатора 52 на четвертый вход передатчика данных канала высокого разрешения 53 и «ikp» - с пятого выхода синхронизатора 52 на пятый вход передатчика данных канала высокого разрешения 53.Data from the first 46 and second 51 random access memory devices are transmitted to the high-resolution
Для формирования сигнала чтения данных «rdclock» из оперативных запоминающих устройств первого 46 и второго 51 используется сигнал «flvds» (частота LVDS), который также используется для синхронизации передатчика данных канала высокого разрешения 53 и поступает с шестого выхода синхронизатора 52 на шестой вход передатчика данных канала высокого разрешения 53. Сигнал чтения данных «rdclock» поступает с первого выхода синхронизатора 52 на четвертые входы первого 46 и второго 51 оперативных запоминающих устройств.To generate the rdclock data read signal from random access memory devices of the first 46 and second 51, the flvds signal (LVDS frequency) is used, which is also used to synchronize the high-resolution
Первая 42 и вторая 47 схемы балансировки формируют управляющие коды в соответствии с состоянием старшего (знакового) разряда данных. Эти коды преобразуются в первом 43 и втором 48 преобразователях параллельного кода в последовательный и поступают с выхода реальной составляющей кода «re» устройства цифровой обработки 20 на вход первого цифроаналогового преобразователя 18 и с выхода мнимой составляющей кода «im» устройства цифровой обработки 20 на вход второго цифроаналогового преобразователя 19. Напряжения с выходов цифроаналоговых преобразователей поступают на первый 14 и второй 15 операционные усилители для компенсации постоянной составляющей сигналов.The first 42 and second 47 balancing circuits form control codes in accordance with the state of the senior (signed) bit of data. These codes are converted in the first 43 and second 48 parallel code converters into serial and come from the output of the real component of the “re” code of the digital processing device 20 to the input of the first digital-to-analog converter 18 and from the output of the imaginary component of the code “im” of the digital processing device 20 to the input of the second digital-to-analog converter 19. Voltages from the outputs of digital-to-analog converters are supplied to the first 14 and second 15 operational amplifiers to compensate for the DC component of the signals.
Для подтверждения возможности реализации технического решения был изготовлен опытный образец четырехканального радиолокационного приемника с двумя каналами высокого разрешения с тактико-техническими характеристиками для конкретной бортовой радиолокационной станции.To confirm the feasibility of implementing the technical solution, a prototype of a four-channel radar receiver with two high-resolution channels with tactical and technical characteristics for a specific airborne radar station was made.
Управление радиолокационным приемником от центрального процессора осуществлено с использованием интерфейса SMI (Serial Management Interface). Приемопередатчики интерфейса SMI адаптера, усилителя промежуточной частоты и устройства цифровой обработки реализованы на ПЛИС (программируемая логическая интегральная схема) и обеспечивают преобразование последовательного кода управляющей информации, поступающей по интерфейсу SMI в параллельный код управляющих сигналов.The radar receiver from the central processor is controlled using the SMI (Serial Management Interface). The transceivers of the SMI adapter interface, the intermediate frequency amplifier and the digital processing device are implemented on the FPGA (programmable logic integrated circuit) and provide the conversion of a serial code of control information received via the SMI interface into a parallel code of control signals.
Полосовые фильтры выполнены на LC - элементах. Умножители, усилители, фазовый детектор, аналого-цифровой преобразователь и цифроаналоговые преобразователи выбраны из промышленно выпускаемой элементной базы.Bandpass filters are made on LC elements. Multipliers, amplifiers, a phase detector, an analog-to-digital converter, and digital-to-analog converters are selected from the commercially available component base.
Цифровая обработка сигнала, поступающего с аналого-цифрового преобразователя, организована на базе ПЛИС и обеспечивает выполнение следующих операций: цифровое формирование квадратур входного сигнала, фильтрацию гармоник верхних частот, цифровое гетеродинирование, суммирование отсчетов сигнала на интервале одного элемента дальности и деление результата на количество суммирований (нормировка данных). Передача данных радиолокационным приемником производится через встроенный в ПЛИС передатчик данных LVDS (Low-Voltage Differintial Signaling). Одновременно передаются реальные и мнимые квадратуры принимаемого сигнала.Digital processing of the signal coming from the analog-to-digital converter is organized on the basis of FPGA and provides the following operations: digital generation of quadrature of the input signal, filtering of high-frequency harmonics, digital heterodyning, summing of signal samples over the interval of one range element and dividing the result by the number of summations ( data normalization). Data is transmitted by a radar receiver via the LVDS (Low-Voltage Differintial Signaling) data transmitter built into the FPGA. At the same time, real and imaginary quadratures of the received signal are transmitted.
Для уменьшения массогабаритных характеристик радиолокационного приемника с каналами высокого разрешения аналоговые части усилителя промежуточной частоты двух приемных каналов выполнены в едином модуле стандарта «Евромеханика-3U», при этом приемопередатчик интерфейса SMI выполнен на одной ПЛИС. Также в едином модуле выполнены цифровые части двух приемных каналов радиолокационного приемника, при этом цифровой формирователь квадратур, устройство цифрового гетеродинирования, постоянное запоминающее устройство, цифровой сумматор, передатчик данных и адаптер для двух приемных каналов выполнены на одной ПЛИС. В едином модуле выполнен формирователь опорных частот. В едином модуле выполнена аналоговая часть двух приемных каналов высокого разрешения и в отдельном модуле выполнена цифровая часть двух приемных каналов высокого разрешения, при этом устройство цифровой обработки для обоих каналов организовано на базе одной ПЛИС. Таким образом, полностью четырехканальный радиолокационный приемник с двумя каналами высокого разрешения в исполнении «Евромеханика» типоразмера 1ATR Short состоит из семи модулей стандарта «Евромеханика-3U», восьмым может быть модуль сопряжения с центральным процессором. Источник питания выполнен по стандартной схеме в зависимости от требований к первичным системам электропитания.To reduce the weight and size characteristics of a radar receiver with high-resolution channels, the analog parts of the intermediate-frequency amplifier of two receiving channels are made in a single module of the Euromechanics-3U standard, while the SMI interface transceiver is made on one FPGA. Also, in a single module, the digital parts of the two receiving channels of the radar receiver are made, with the digital quadrature driver, digital heterodyning device, read-only memory, digital adder, data transmitter and adapter for two receiving channels made on the same FPGA. In a single module, the reference frequency driver is made. The analogue part of the two high-resolution receiving channels is implemented in a single module and the digital part of the two high-resolution receiving channels is implemented in a separate module, while the digital processing device for both channels is organized on the basis of one FPGA. Thus, a fully four-channel radar receiver with two high-resolution channels performed by Euromechanics of frame size 1ATR Short consists of seven modules of the Euromechanics-3U standard, the eighth can be a module for interfacing with a central processor. The power source is made according to the standard scheme, depending on the requirements for primary power systems.
Полученные характеристики опытного образца радиолокационного приемника с каналами высокого разрешения подтверждают достижение технического результата предлагаемого изобретения.The obtained characteristics of a prototype radar receiver with high-resolution channels confirm the achievement of the technical result of the invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007126957/09A RU2344436C1 (en) | 2007-07-16 | 2007-07-16 | Radar receiver with high frequency channels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007126957/09A RU2344436C1 (en) | 2007-07-16 | 2007-07-16 | Radar receiver with high frequency channels |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2344436C1 true RU2344436C1 (en) | 2009-01-20 |
Family
ID=40376118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2007126957/09A RU2344436C1 (en) | 2007-07-16 | 2007-07-16 | Radar receiver with high frequency channels |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2344436C1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2497148C1 (en) * | 2012-04-05 | 2013-10-27 | Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации | Receiving and synchronisation unit |
| RU2535931C1 (en) * | 2013-10-23 | 2014-12-20 | Открытое акционерное общество "Государственный Рязанский приборный завод" | Radar receiver with control device |
-
2007
- 2007-07-16 RU RU2007126957/09A patent/RU2344436C1/en active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2497148C1 (en) * | 2012-04-05 | 2013-10-27 | Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации | Receiving and synchronisation unit |
| RU2535931C1 (en) * | 2013-10-23 | 2014-12-20 | Открытое акционерное общество "Государственный Рязанский приборный завод" | Radar receiver with control device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10101461B2 (en) | Radio frequency circuit structure for implementing function of converting GNSS satellite signal into baseband signal | |
| US8593330B2 (en) | Multichannel, multimode, multifunction L-band radio transceiver | |
| CN108594279B (en) | Device suitable for monitoring and receiving multi-system navigation signals | |
| CN107239611B (en) | Vector signal analysis device and method | |
| CN210958360U (en) | Signal processing circuit and antenna device | |
| EP2860876A1 (en) | Local oscillator phase noise compensation | |
| CN101383691B (en) | Wideband digital channelized direction measuring device | |
| CN206650676U (en) | A kind of ultra-broadband digital laser phase-locked loop device | |
| CN107147395B (en) | Quadrature modulator output DAC synchronous circuit based on double-ring frequency synthesis | |
| RU2344436C1 (en) | Radar receiver with high frequency channels | |
| CN111464228B (en) | Multichannel VDES receiving and dispatching preprocessing system based on satellite-borne DBF | |
| CN210327547U (en) | Real-time frequency spectrum monitoring equipment | |
| Grubb et al. | A new general purpose high performance HF Radar | |
| CN115001491A (en) | Synchronous sampling method and device of multi-chip ADC sampling clock array | |
| RU2290662C1 (en) | Analog-digital converter module | |
| CN111697977B (en) | Ultra-wideband frequency spectrum monitoring system and method | |
| EP0197708A2 (en) | Digital zero IF circuit | |
| CN109030936B (en) | Miniaturized phase-frequency tester | |
| York et al. | A direct-sampling digital-downconversion technique for a flexible, low-bias GNSS RF front-end | |
| RU176177U1 (en) | BROADBAND SIGNAL TRANSFORMATION AND REGISTRATION SYSTEM FOR RADIOASTRONOMIC INTERFEROMETER | |
| CN113067599A (en) | Semi-digital USB responder device based on anti-fuse FPGA | |
| Zhang et al. | A 3 Giga Sample Per Second 14-bit Digital Receiver with 9 GHz Input Bandwidth for Solar Radio Observation | |
| CN218585006U (en) | Ground terminal ranging board | |
| RU2784002C1 (en) | Processor for digital quadrative separation | |
| CN110708065A (en) | Time-frequency signal digital phase locking and transmitting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20120601 |