RU2784002C1

RU2784002C1 - Processor for digital quadrative separation

Info

Publication number: RU2784002C1
Application number: RU2022106307A
Authority: RU
Inventors: Антон Владиславович Галицкий; Геннадий Геннадьевич Туров; Алексей Евгеньевич Поляков; Евгений Львович Ляхов; Александр Александрович Патяев
Original assignee: Акционерное общество "Ульяновский механический завод"
Filing date: 2022-03-09
Publication date: 2022-11-23

Abstract

FIELD: electronic computers and radio engineering.

SUBSTANCE: invention relates to electronic computers and radio engineering. Analog processing channels contain a control signal switch, a bandpass filter, two controlled amplifiers, a limiting amplifier, and a low-pass filter (LPF). The synchronizer contains a first amplifier, a frequency multiplier, a bandpass filter, a clock splitter, a second and a third amplifier. The calculators contain two analogue-to-digital converters (ADC), a clock frequency splitter, three TTL buffers, a programmable logic integrated circuit (PLIC), and an LVDS buffer. The PLIC contains two digital signal processing units (SPU), a control unit, and an output data bus driver. The SPU consists of a frequency transfer unit (FTU), the first digital low-pass filter, the first decimator, the second digital low-pass filter, the second decimator, the third digital low-pass filter.

EFFECT: conversion of four analogue signals at an intermediate frequency into digital complex signals with low noise and intermodulation distortion introduced by a processing path with high sensitivity and a wide dynamic range, and is achieved due to the fact that the digital quadrature separation processor contains four analogue signal processing channels, a synchronizer and two identical calculators.

1 cl, 1 dwg

Description

Изобретение относится к электронно-вычислительной технике и радиотехнике, а именно к средствам высокоскоростной цифровой обработки сигналов, и может быть использовано в радиоприемных устройствах, радиолокации.The invention relates to electronic computers and radio engineering, namely to means of high-speed digital signal processing, and can be used in radio receivers, radar.

Известно устройство цифровой обработки сигналов по патенту на полезную модель RU №202726, приоритет 28.10.2020, МПК: G06F 15/78, G06F 13/40, включающее связанные каналами обмена данными программируемую логическую интегральную схему (ПЛИС), аналого-цифровой преобразователь (АЦП), подключенный к ПЛИС посредством буферизированных каналов и к тактовым генераторам, буферизированные настраиваемые цифровые линии ввода/вывода стандарта LVTTL, подключенные к ПЛИС.A digital signal processing device is known according to the utility model patent RU No. 202726, priority 10/28/2020, IPC: G06F 15/78, G06F 13/40, including a programmable logic integrated circuit (FPGA) connected by data exchange channels, an analog-to-digital converter (ADC ), connected to the FPGA via buffered channels and to clock generators, buffered LVTTL configurable digital I/O lines connected to the FPGA.

Недостатком данного устройства является отсутствие аналогового тракта обработки принимаемого сигнала, что ограничивает динамический диапазон. Кроме того, в схеме тактирования отсутствует блок умножения частоты, что делает невозможным обработку сигналов с доплеровским смещением. Также формат выходных данных не является дифференциальным.The disadvantage of this device is the lack of an analog path for processing the received signal, which limits the dynamic range. In addition, there is no frequency multiplication block in the timing circuit, which makes it impossible to process signals with a Doppler shift. Also the output data format is not differential.

Известен многофункциональный вычислительный комплекс для обработки радиолокационных сигналов по патенту на изобретение RU №2399088, приоритет 28.10.2008, МПК: G06F 15/16, содержащий устройство синхронизации, один или несколько усилителей промежуточной частоты, одно или несколько устройств аналого-цифрового преобразования.Known multifunctional computer complex for processing radar signals according to the patent for the invention RU No. 2399088, priority 10/28/2008, IPC: G06F 15/16, containing a synchronization device, one or more intermediate frequency amplifiers, one or more analog-to-digital conversion devices.

Недостатком вычислительного комплекса является наличие только одного аналогового канала. В аналоговом тракте отсутствуют элементы фильтрации и ограничения сигнала, что уменьшает динамический диапазон. Кроме того, скорость передачи данных по выходной шине относительно небольшая.The disadvantage of the computer complex is the presence of only one analog channel. There are no filtering and signal limiting elements in the analog path, which reduces the dynamic range. In addition, the data transfer rate on the output bus is relatively low.

Известен способ и устройство обработки сигналов линий связи по модели сигнала и перепрограммируемым электрическим схемам по патенту на изобретение RU №2317641, приоритет 17.05.2005, МПК: H03K 19/00, содержащее последовательно соединенные радиоприемное устройство и блок аналого-цифрового преобразования, к выходу которого подключены входы двух когерентных цифровых демодуляторов.A known method and device for processing signals of communication lines according to the signal model and reprogrammable electrical circuits according to the patent for the invention RU No. 2317641, priority 17.05.2005, IPC: H03K 19/00, containing a serially connected radio receiver and an analog-to-digital conversion unit, to the output of which the inputs of two coherent digital demodulators are connected.

К недостаткам можно отнести наличие только одного аналогового канала. Данное устройство обработки сигналов линий связи рассчитано на более высокие входные рабочие частоты. Кроме того, в схеме тактирования отсутствует возможность синхронизации с внешней опорной частотой.The disadvantages include the presence of only one analog channel. This communication line signal processor is designed for higher input operating frequencies. In addition, the timing circuit does not have the ability to synchronize with an external reference frequency.

Наиболее близким к предлагаемому решению является модуль аналого-цифрового преобразователя по патенту на изобретение RU №2290662, приоритет 01.06.2005, МПК: G01S 13/02, который содержит два канала цифровой обработки сигнала, состоящих каждый из аналого-цифрового преобразователя.The closest to the proposed solution is the analog-to-digital converter module according to the invention patent RU No. 2290662, priority 06/01/2005, IPC: G01S 13/02, which contains two channels of digital signal processing, each consisting of an analog-to-digital converter.

Недостатком модуля аналого-цифрового преобразователя является наличие только двух каналов обработки сигнала. Кроме того, каналы обработки сигнала данного модуля не имеют управляемых усилителей, что ограничивает их динамический диапазон, а частота оцифровки ограничивает диапазон входных частот.The disadvantage of the analog-to-digital converter module is the presence of only two signal processing channels. In addition, the signal processing channels of this module do not have controlled amplifiers, which limits their dynamic range, and the sampling rate limits the input frequency range.

Технической проблемой, на решение которой направлено изобретение, является реализация многоканального устройства оцифровки сигналов, вносящего низкий уровень шумов и интермодуляционных искажений в обрабатываемые сигналы, а также обладающего широким динамическим диапазоном и высокой чувствительностью.The technical problem to be solved by the invention is the implementation of a multi-channel signal digitizing device that introduces a low level of noise and intermodulation distortion into the processed signals, and also has a wide dynamic range and high sensitivity.

Решение указанной технической проблемы достигается тем, что процессор цифрового разделения квадратур содержит два канала обработки сигнала, два аналого-цифровых преобразователя, причем первый и второй каналы обработки сигнала являются аналоговыми, а первый и второй аналого-цифровые преобразователи входят в состав первого вычислителя, кроме того содержащего разветвитель тактового сигнала, три буфера TTL, блок управления, формирователь выходной шины, по меньшей мере один буфер LVDS, первый и второй блоки цифровой обработки сигналов, каждый состоящий из последовательно соединенных блока переноса частоты, первого цифрового фильтра нижних частот, первого дециматора, второго цифрового фильтра нижних частот, второго дециматора, третьего цифрового фильтра нижних частот, кроме этого процессор ЦРК дополнительно содержит по меньшей мере третий и четвертый аналоговые каналы обработки сигнала, по меньшей мере второй, идентичный первому, вычислитель и общий для обоих вычислителей синхронизатор, состоящий из последовательно соединенных первого усилителя, умножителя частоты, полосового фильтра, разветвителя тактового сигнала, к выходам которого подключены по меньшей мере второй и третий усилители, при этом каждый аналоговый канал обработки сигнала содержит последовательно соединенные коммутатор контрольного сигнала, в котором первый вход является входом основного сигнала, второй вход является входом контрольного сигнала, полосовой фильтр, два управляемых усилителя, усилитель-ограничитель, фильтр нижних частот, при этом третий вход каждого коммутатора контрольного сигнала и вторые входы каждого управляемого усилителя первого и второго аналогового канала обработки сигнала соединены с выходом второго буфера TTL первого вычислителя, а третий вход каждого коммутатора контрольного сигнала и вторые входы каждого управляемого усилителя третьего и четвертого аналогового канала обработки сигнала соединены с выходом второго буфера TTL второго вычислителя, выходы фильтров нижних частот первого и второго аналогового канала обработки сигнала соединены с первыми входами соответственно первого и второго аналого-цифрового преобразователя первого вычислителя, выходы фильтров нижних частот третьего и четвертого аналогового канала обработки сигнала соединены с первыми входами соответственно первого и второго аналого-цифрового преобразователя второго вычислителя, вход первого усилителя синхронизатора является входом опорного сигнала, выход второго и третьего усилителей синхронизатора соединен, с входом разветвителя тактового сигнала первого и второго вычислителей соответственно, вход первого буфера TTL первого вычислителя является входом управляющего цифрового сигнала, вход первого буфера TTL второго вычислителя соединен с выходом третьего буфера TTL первого вычислителя, вход третьего буфера TTL первого вычислителя соединен со вторым выходом блока управления первого вычислителя, при этом в каждом вычислителе выход первого буфера TTL соединен с входом блока управления, первый выход блока управления соединен с входом второго буфера TTL, третий выход блока управления соединен с третьим входом формирователя выходной шины, второй вход первого и второго аналого-цифровых преобразователей соединен соответственно с первым и вторым выходом разветвителя тактового сигнала, выход первого и второго аналого-цифровых преобразователей соединен с входом соответственно первого и второго блоков цифровой обработки сигналов, выход первого и второго блоков цифровой обработки сигналов соединен соответственно с первым и вторым входом формирователя выходной шины, выход формирователя выходной шины соединен с входом буфера LVDS, выход которого является выходом процессора ЦРК.The solution to this technical problem is achieved in that the digital quadrature separation processor contains two signal processing channels, two analog-to-digital converters, the first and second signal processing channels being analog, and the first and second analog-to-digital converters are part of the first calculator, in addition containing a clock splitter, three TTL buffers, a control unit, an output bus driver, at least one LVDS buffer, first and second digital signal processing units, each consisting of a serially connected frequency transfer unit, a first digital low-pass filter, a first decimator, a second a digital low-pass filter, a second decimator, a third digital low-pass filter, in addition, the DSC processor additionally contains at least the third and fourth analog signal processing channels, at least the second, identical to the first, calculator and a synchronizer common to both calculators, consisting one of the first amplifier, frequency multiplier, bandpass filter, clock signal splitter connected in series, to the outputs of which at least the second and third amplifiers are connected, each analog signal processing channel contains a serially connected control signal switch, in which the first input is the input of the main signal, the second input is a pilot signal input, a bandpass filter, two controlled amplifiers, a limiting amplifier, a low-pass filter, while the third input of each pilot signal switch and the second inputs of each controlled amplifier of the first and second analog signal processing channels are connected to the output of the second buffer TTL of the first calculator, and the third input of each control signal switch and the second inputs of each controlled amplifier of the third and fourth analog signal processing channels are connected to the output of the second TTL buffer of the second calculator, the outputs of the low-pass filters of the first and the second analog signal processing channel are connected to the first inputs, respectively, of the first and second analog-to-digital converters of the first calculator, the outputs of the low-pass filters of the third and fourth analog signal processing channels are connected to the first inputs, respectively, of the first and second analog-to-digital converters of the second calculator, the input of the first amplifier synchronizer is the input of the reference signal, the output of the second and third synchronizer amplifiers is connected to the input of the clock signal splitter of the first and second calculators, respectively, the input of the first TTL buffer of the first calculator is the input of the control digital signal, the input of the first TTL buffer of the second calculator is connected to the output of the third TTL buffer of the first calculator, the input of the third TTL buffer of the first calculator is connected to the second output of the control unit of the first calculator, while in each calculator the output of the first TTL buffer is connected to the input of the control unit, the first output b control unit is connected to the input of the second TTL buffer, the third output of the control unit is connected to the third input of the output bus shaper, the second input of the first and second analog-to-digital converters is connected respectively to the first and second output of the clock signal splitter, the output of the first and second analog-to-digital converters is connected with the input of the first and second digital signal processing units, respectively, the output of the first and second digital signal processing units is connected respectively to the first and second input of the output bus shaper, the output of the output bus shaper is connected to the input of the LVDS buffer, the output of which is the output of the DSC processor.

Технический результат, достигаемый в заявленном изобретении, заключается в преобразовании четырех аналоговых сигналов на промежуточной частоте в цифровые комплексные сигналы с низким уровнем шумов и интермодуляционных искажений, вносимых трактом обработки, обладающим высокой чувствительностью и широким динамическим диапазоном.The technical result achieved in the claimed invention is to convert four analog signals at an intermediate frequency into digital complex signals with low noise and intermodulation distortion introduced by a processing path with high sensitivity and a wide dynamic range.

Сравнение заявленного технического решения с уровнем техники по научно-технической и патентной документации на дату приоритета в основной и смежных рубриках показывает, что совокупность существенных признаков заявленного решения ранее не была известна, следовательно, техническое решение соответствует условию патентоспособности "новизна".Comparison of the claimed technical solution with the state of the art according to scientific, technical and patent documentation as of the priority date in the main and related headings shows that the totality of the essential features of the claimed solution was not previously known, therefore, the technical solution meets the condition of patentability "novelty".

Анализ известных технических решений в данной области техники показал, что предложенный процессор имеет признаки, которые отсутствуют в технических решениях, а использование их в заявленной совокупности дает возможность получить новый технический результат, следовательно, предложенное техническое решение имеет изобретательский уровень по сравнению с существующим уровнем техники.An analysis of known technical solutions in this field of technology has shown that the proposed processor has features that are absent in technical solutions, and using them in the claimed combination makes it possible to obtain a new technical result, therefore, the proposed technical solution has an inventive step compared to the existing state of the art.

Предложенное техническое решение промышленно применимо, т.к. может быть изготовлено промышленным способом, работоспособно, осуществимо и воспроизводимо, следовательно, соответствует условию патентоспособности "промышленная применимость".The proposed technical solution is industrially applicable, because can be manufactured industrially, workable, feasible and reproducible, therefore, meets the condition of patentability "industrial applicability".

Предлагаемый процессор цифрового разделения квадратур (ЦРК) поясняется чертежом: фиг. - функциональная схема процессора ЦРК.The proposed digital quadrature separation processor (DSC) is illustrated by the drawing: FIG. - functional diagram of the CRC processor.

Процессор ЦРК содержит четыре идентичных аналоговых канала 1 обработки сигнала, синхронизатор 2 и два идентичных вычислителя 3.The CRC processor contains four identical analog signal processing channels 1, a synchronizer 2 and two identical calculators 3.

Каждый (первый, второй, третий и четвертый) аналоговый канал 1 обработки сигнала содержит последовательно соединенные коммутатор 4 контрольного сигнала, полосовой фильтр 5, два идентичных управляемых усилителя 6, усилитель-ограничитель 7, фильтр 8 нижних частот (ФНЧ).Each (first, second, third and fourth) analog signal processing channel 1 contains a control signal switcher 4, a bandpass filter 5, two identical controllable amplifiers 6, a limiting amplifier 7, and a low-pass filter 8 (LPF) connected in series.

Синхронизатор 2 содержит последовательно соединенные первый усилитель 9, умножитель 10 частоты, полосовой фильтр 11 поверхностных акустических волн (ПАВ), разветвитель 12 тактового сигнала, к двум выходам которого подключены идентичные второй и третий усилители 13.The synchronizer 2 contains a first amplifier 9 connected in series, a frequency multiplier 10, a band pass filter 11 of surface acoustic waves (SAW), a clock signal splitter 12, to the two outputs of which identical second and third amplifiers 13 are connected.

Каждый (первый и второй) вычислитель 3 содержит два идентичных аналогово-цифровых преобразователя (АЦП) 14, разветвитель 15 тактового сигнала, три идентичных буфера TTL (transistor-transistor logic) 16, программируемую логическую интегральную схему (ПЛИС) 17, буфер LVDS (low-voltage differential signaling) 18.Each (first and second) calculator 3 contains two identical analog-to-digital converters (ADC) 14, a clock signal splitter 15, three identical TTL (transistor-transistor logic) buffers 16, a programmable logic integrated circuit (FPGA) 17, an LVDS buffer (low -voltage differential signaling) 18.

Конфигурация ПЛИС 17 содержит два идентичных блока 19 цифровой обработки сигналов (ЦОС), блок 20 управления, формирователь 21 выходной шины.The FPGA configuration 17 contains two identical digital signal processing (DSP) blocks 19, a control block 20, and an output bus driver 21.

Каждый блок 19 ЦОС состоит из последовательно соединенных: блока 22 переноса частоты (БПЧ), первого цифрового ФНЧ 23, первого дециматора 24, второго цифрового ФНЧ 25, второго дециматора 24, третьего цифрового ФНЧ 26.Each block 19 DSP consists of series-connected: block 22 frequency transfer (BPC), the first digital low-pass filter 23, the first decimator 24, the second digital low-pass filter 25, the second decimator 24, the third digital low-pass filter 26.

Первый вход каждого коммутатора 4 контрольного сигнала является входом основного сигнала 27, 28, 29, 30 соответственно, который является аналоговым, второй вход каждого коммутатора 4 контрольного сигнала является входом контрольного сигнала 31, 32, 33, 34 соответственно, который также является аналоговым. Третий вход каждого коммутатора 4 контрольного сигнала и вторые входы каждого управляемого усилителя 6, которые являются входами управляющего сигнала, первого и второго аналогового канала 1 обработки сигнала соединены с выходом второго буфера TTL 16 первого вычислителя 3. Третий вход каждого коммутатора 4 контрольного сигнала и вторые входы каждого управляемого усилителя 6, которые являются входами управляющего сигнала, третьего и четвертого аналогового канала 1 обработки сигнала соединены с выходом второго буфера TTL 16 второго вычислителя 3.The first input of each pilot switch 4 is the main signal input 27, 28, 29, 30 respectively, which is analog, the second input of each pilot switch 4 is the pilot signal input 31, 32, 33, 34, respectively, which is also analog. The third input of each control signal switch 4 and the second inputs of each controlled amplifier 6, which are control signal inputs, of the first and second analog signal processing channel 1, are connected to the output of the second TTL buffer 16 of the first calculator 3. The third input of each control signal switch 4 and the second inputs of each controlled amplifier 6, which are the inputs of the control signal, the third and fourth analog channel 1 of signal processing are connected to the output of the second TTL buffer 16 of the second calculator 3.

Выходы ФНЧ 8 первого и второго аналогового канала 1 обработки сигнала соединены с первыми входами соответственно первого и второго АЦП 14 первого вычислителя 3. Выходы ФНЧ 8 третьего и четвертого аналогового канала 1 обработки сигнала соединены с первыми входами соответственно первого и второго АЦП 14 второго вычислителя 3.The outputs of the low-pass filter 8 of the first and second analog channel 1 of signal processing are connected to the first inputs, respectively, of the first and second ADC 14 of the first calculator 3. The outputs of the low-pass filter 8 of the third and fourth analog channel 1 of signal processing are connected to the first inputs, respectively, of the first and second ADC 14 of the second calculator 3.

Вход первого усилителя 9 синхронизатора 2 является входом опорного сигнала 35, а выходы второго и третьего усилителей 13 синхронизатора 2 соединены с входами разветвителей 15 тактового сигнала соответственно первого и второго вычислителя 3.The input of the first amplifier 9 of the synchronizer 2 is the input of the reference signal 35, and the outputs of the second and third amplifiers 13 of the synchronizer 2 are connected to the inputs of the splitters 15 of the clock signal, respectively, of the first and second calculator 3.

Вход первого буфера TTL 16 первого вычислителя 3 является входом 13-разрядного управляющего цифрового сигнала 36. Вход первого буфера TTL 16 второго вычислителя 3 соединен с выходом третьего буфера TTL 16 первого вычислителя 3. Вход третьего буфера TTL 16 первого вычислителя соединен со вторым выходом блока 20 управления первого вычислителя 3. Третий буфер TTL 16 второго вычислителя 3 в данном исполнении процессора ЦРК не задействован.The input of the first TTL buffer 16 of the first calculator 3 is the input of a 13-bit control digital signal 36. The input of the first TTL buffer 16 of the second calculator 3 is connected to the output of the third TTL buffer 16 of the first calculator 3. The input of the third TTL buffer 16 of the first calculator is connected to the second output of block 20 control of the first calculator 3. The third TTL buffer 16 of the second calculator 3 is not involved in this version of the DSC processor.

Для каждого вычислителя 3 выход первого буфера TTL 16 соединен с входом блока 20 управления, первый выход блока 20 управления соединен с входом второго буфера TTL 16, третий выход блока 20 управления соединен с третьим входом формирователя 21 выходной шины. В каждом вычислителе 3 второй вход первого и второго АЦП 14 соединен соответственно с первым и вторым выходом разветвителя 15 тактового сигнала. В каждом вычислителе 3 выход первого и второго АЦП 14 соединен с входом соответственно первого и второго блока 19 ЦОС. Выход первого и второго блока 19 ЦОС каждого вычислителя 3 соединен соответственно с первым и вторым входом формирователя 21 выходной шины. Выход формирователя 21 выходной шины каждого вычислителя 3 соединен с входом буфера LVDS 18. Выход 37, 38 буфера LVDS 18 соответственно первого и второго вычислителя 3 является выходом процессора ЦРК.For each calculator 3, the output of the first TTL buffer 16 is connected to the input of the control unit 20, the first output of the control unit 20 is connected to the input of the second TTL buffer 16, the third output of the control unit 20 is connected to the third input of the shaper 21 of the output bus. In each calculator 3 the second input of the first and second ADC 14 is connected respectively to the first and second output of the splitter 15 of the clock signal. In each calculator 3, the output of the first and second ADC 14 is connected to the input, respectively, of the first and second block 19 of the DSP. The output of the first and second block 19 of the DSP of each calculator 3 is connected respectively to the first and second input of the shaper 21 of the output bus. The output of the shaper 21 of the output bus of each calculator 3 is connected to the input of the LVDS buffer 18. The output 37, 38 of the LVDS buffer 18, respectively, of the first and second calculator 3 is the output of the CRC processor.

Процессор ЦРК работает следующим образом.The CRC processor works as follows.

На первый, второй, третий и четвертый аналоговые каналы 1 обработки сигнала поступают сигналы: основные 27, 28, 29, 30 или контрольные 31, 32, 33, 34. На первый вычислитель поступает управляющий цифровой сигнал 36. При этом первый и второй аналоговый канал 1 обработки сигнала взаимодействует с первым вычислителем 3, третий и четвертый аналоговый канал 1 обработки сигнала аналогично взаимодействует со вторым вычислителем 3. Далее будет рассмотрена работа первого и второго аналогового канала 1 обработки сигнала с первым вычислителем 3.Signals are received on the first, second, third and fourth analog channels 1 of signal processing: main 27, 28, 29, 30 or control 31, 32, 33, 34. The first computer receives a control digital signal 36. In this case, the first and second analog channels 1 of signal processing interacts with the first computer 3, the third and fourth analog channel 1 of signal processing similarly interacts with the second computer 3. Next, the operation of the first and second analog channel 1 of signal processing with the first computer 3 will be considered.

На первый и второй аналоговый канал 1 обработки сигнала приходит соответственно основной сигнал 27 и 28 на промежуточной частоте 28 МГц с неизвестными параметрами, или соответственно контрольный сигнал 31 и 32 на частоте 28 МГц с известными параметрами, заданными заранее.The main signal 27 and 28 at an intermediate frequency of 28 MHz with unknown parameters, respectively, or the control signal 31 and 32 at a frequency of 28 MHz with known parameters set in advance, arrives at the first and second analog signal processing channels 1, respectively.

После чего основной сигнал 27, 28 или контрольный сигнал 31, 32 в первом и втором аналоговом канале 1 обработки сигнала соответственно проходит коммутатор 4 контрольного сигнала, полосовой фильтр 5, два управляемых усилителя 6, усилитель-ограничитель 7, ФНЧ 8, где преобразуется для корректной оцифровки. Управление коммутатором 4 контрольного сигнала и управляемыми усилителями 6 первого и второго аналогового канала 1 осуществляется посредством управляющего сигнала, поступающего через второй буфер TTL 16 с блока 20 управления первого вычислителя 3. Коммутатор контрольного сигнала 4 выполнен на интегральной микросхеме и осуществляет переключение между основным режимом работы процессора по оцифровке основного сигнала и режимом проверки корректности работы процессора посредством контрольного сигнала. Полосовой фильтр 5, реализованный на микросборке с полосой пропускания 7 МГц, предназначен для выделения полосы входных аналоговых сигналов: основного или контрольного. Управляемые усилители 6 имеют коэффициент усиления, изменяющийся в диапазоне от минус 11 дБ до 34 дБ, и предназначены для достижения требуемого уровня чувствительности 1 мкВ. Усилитель-ограничитель 7 имеет уровень ограничения выходного сигнала равный 1 В. ФНЧ 8 является антиалиасинговым и предназначен для фильтрации нежелательных спектральных составляющих, возникающих в процессе обработки аналогового сигнала. ФНЧ 8 выполнен, например, по схеме Т-образного пассивного ФНЧ четвертого порядка с аппроксимацией Кауэра и частотой среза 30 МГц.After that, the main signal 27, 28 or the control signal 31, 32 in the first and second analog signal processing channel 1, respectively, passes the control signal switch 4, the bandpass filter 5, two controlled amplifiers 6, the limiting amplifier 7, the LPF 8, where it is converted for the correct digitization. Control of the control signal switch 4 and controlled amplifiers 6 of the first and second analog channels 1 is carried out by means of a control signal coming through the second TTL buffer 16 from the control unit 20 of the first calculator 3. The control signal switch 4 is made on an integrated circuit and switches between the main mode of operation of the processor on digitization of the main signal and the mode of checking the correct operation of the processor by means of a control signal. Bandpass filter 5, implemented on a micro-assembly with a bandwidth of 7 MHz, is designed to isolate the band of input analog signals: main or control. Controllable amplifiers 6 have a gain ranging from minus 11 dB to 34 dB and are designed to achieve the required sensitivity level of 1 μV. Limiting amplifier 7 has an output signal limiting level of 1 V. LPF 8 is anti-aliasing and is designed to filter unwanted spectral components that occur during analog signal processing. LPF 8 is made, for example, according to the scheme of a T-shaped passive LPF of the fourth order with Cauer's approximation and a cutoff frequency of 30 MHz.

Подготовленный сигнал с выхода первого и второго аналогового канала 1 обработки сигнала поступает на первый вычислитель 3 соответственно на первый и второй АЦП 14. Разрядность микросхемы АЦП составляет 14 бит.The prepared signal from the output of the first and second analog channel 1 of signal processing is fed to the first computer 3, respectively, to the first and second ADC 14. The capacity of the ADC chip is 14 bits.

Оцифрованный сигнал с выхода первого и второго АЦП 14 поступает по низковольтным дифференциальным линиям передачи (LVDS) на микросхему ПЛИС 17, где посредством первого и второго блока 19 ЦОС происходит выделение комплексной огибающей сигнала, которое заключается в переносе центральной частоты спектра сигнала на нулевую промежуточную частоту (ПЧ) с последующей фильтрацией и децимацией сигнала.The digitized signal from the output of the first and second ADC 14 is fed through low-voltage differential transmission lines (LVDS) to the FPGA chip 17, where the first and second DSP units 19 extract the complex envelope of the signal, which consists in transferring the center frequency of the signal spectrum to the zero intermediate frequency ( IF) with subsequent filtering and signal decimation.

В процессе переноса центральной частоты спектра сигнала на нулевую ПЧ происходит разложение сигнала на реальную (Re) и мнимую (Im) составляющие по формулам:In the process of transferring the central frequency of the signal spectrum to the zero IF, the signal is decomposed into real (Re) and imaginary (Im) components according to the formulas:

где S(t) - входной сигнал,where S(t) is the input signal,

ƒ - частота переноса сигнала.ƒ - signal transfer frequency.

Основным преимуществом использования комплексных сигналов является отсутствие зеркальных каналов при спектральных преобразованиях, что позволяет однозначно определять доплеровское смещение при последующей обработке сигнала. С целью подавления шумовых составляющих применены цифровые ФНЧ 23, 25, 26, соответственно первый, второй, третий. Многозвенная фильтрация обусловлена тем, что результирующий порядок трех фильтров будет меньше, чем в случае однозвенной фильтрации. Так как спектр сигнала перенесен на нулевую ПЧ, высокая частота дискретизации больше не требуется. В связи с этим посредством дециматоров 24 происходит понижение частоты дискретизации, что, в свою очередь, экономит ресурсы вычислителей 3 и снижает их энергопотребление. В результате две пары квадратурных сигналов с выхода первого и второго блока ЦОС 19 поступают в формирователь 21 выходной шины, где происходит их мультиплексирование в зависимости от режима работы процессора. После чего через буфер LVDS 18 выходные данные поступают на выходной разъем 37 процессора ЦРК. Буфер LVDS 18 используется для корректного сопряжения выходных сигналов микросхемы ПЛИС 17 с внешними устройствами.The main advantage of using complex signals is the absence of mirror channels during spectral transformations, which makes it possible to unambiguously determine the Doppler shift during subsequent signal processing. In order to suppress noise components, digital low-pass filters 23, 25, 26 are used, respectively, the first, second, third. Multi-link filtering is due to the fact that the resulting order of three filters will be less than in the case of single-link filtering. Since the signal spectrum has been transferred to zero IF, a high sampling rate is no longer required. In this regard, by means of the decimators 24, the sampling rate is lowered, which, in turn, saves the resources of the calculators 3 and reduces their power consumption. As a result, two pairs of quadrature signals from the output of the first and second block DSP 19 are sent to the driver 21 of the output bus, where they are multiplexed depending on the operating mode of the processor. After that, through the LVDS buffer 18, the output data is fed to the output connector 37 of the CRC processor. Buffer LVDS 18 is used to correctly interface the output signals of the FPGA chip 17 with external devices.

Тактовая частота для корректного процесса оцифровки формируется в синхронизаторе 2 следующим образом. Опорный сигнал 35 с частотой 56 МГц поступает на вход первого усилителя 9, выполненного на операционном усилителе с коэффициентом усиления равным 5, затем в умножителе 10 частоты происходит формирование сигнала умножением частоты на 2. Сформированный сигнал проходит через полосовой фильтр 11 ПАВ с полосой пропускания 2 МГц, и разветвитель 12 тактового сигнала, выполненный в виде резистивного делителя. Полосовой фильтр 11 ПАВ предназначен для устранения нежелательных спектральных составляющих, содержащихся в сформированном тактовом сигнале. Разветвитель 12 тактового сигнала позволяет тактировать первый и второй вычислители 3 одним синхросигналом, что обеспечивает когерентность обработки входных сигналов. С разветвителя 12 тактового сигнала сигнал поступает на второй и третий усилители 13, выполненные также на операционных усилителях с коэффициентом усиления равным 3. Первый усилитель 9, второй и третий усилители 13 позволяют добиться уровня тактового сигнала 200 мВ для корректной работы первого и второго АЦП 14 первого и второго вычислителя 3. В результате тактовый сигнал с частотой 112 МГц со второго и третьего усилителя 13 поступает на разветвитель 15 тактового сигнала для осуществления синхронного тактирования первого и второго АЦП 14 соответственно первого и второго вычислителей 3.The clock frequency for the correct digitization process is formed in the synchronizer 2 as follows. The reference signal 35 with a frequency of 56 MHz is fed to the input of the first amplifier 9, made on an operational amplifier with a gain equal to 5, then in the frequency multiplier 10 the signal is formed by multiplying the frequency by 2. The generated signal passes through the SAW bandpass filter 11 with a bandwidth of 2 MHz , and a clock signal splitter 12 made in the form of a resistive divider. Bandpass filter 11 SAW is designed to eliminate unwanted spectral components contained in the generated clock signal. The splitter 12 of the clock signal allows you to clock the first and second calculators 3 with one clock signal, which ensures coherence in the processing of input signals. From the splitter 12 of the clock signal, the signal is fed to the second and third amplifiers 13, also made on operational amplifiers with a gain equal to 3. The first amplifier 9, the second and third amplifiers 13 make it possible to achieve a clock signal level of 200 mV for the correct operation of the first and second ADC 14 of the first and the second calculator 3. As a result, the clock signal with a frequency of 112 MHz from the second and third amplifier 13 is supplied to the clock signal splitter 15 for synchronous timing of the first and second ADC 14, respectively, of the first and second calculators 3.

Команды переключения режимов работы процессора ЦРК поступают с внешнего управляющего устройства (не показано) посредством управляющего цифрового сигнала 36 через первый буфер 16 TTL на блок 20 управления первого вычислителя 3. Передача команд переключения режимов работы процессора ЦРК на второй вычислитель 3 поступает через первый буфер 16 TTL на блок 20 управления второго вычислителя 3 с третьего буфера 16 TTL первого вычислителя 3.Commands for switching the operating modes of the CRC processor are received from an external control device (not shown) by means of a digital control signal 36 through the first TTL buffer 16 to the control unit 20 of the first calculator 3. Transmission of commands for switching the operating modes of the CRC processor to the second calculator 3 is received through the first TTL buffer 16 to the control unit 20 of the second calculator 3 from the third TTL buffer 16 of the first calculator 3.

Конструкция и работа процессора ЦРК не ограничивается выше приведенным описанием и может содержать 2n аналоговых каналов 1 обработки сигнала, n≥2, при этом каждая пара аналоговых каналов 1 обработки сигнала взаимодействует с соответствующим n-ым вычислителем 3, который соединен с (n+1) усилителем 13 синхронизатора 9. Третий буфер 16 TTL n-го вычислителя 3 необходим для передачи команд переключения режимов работы процессора ЦРК на первый буфер 16 TTL (n+1) вычислителя 3. Что не выходит за пределы формулы изобретения.The design and operation of the DSC processor is not limited to the above description and may contain 2n analog signal processing channels 1, n≥2, with each pair of analog signal processing channels 1 interacting with the corresponding n-th calculator 3, which is connected to (n+1) amplifier 13 of the synchronizer 9. The third TTL buffer 16 of the n-th calculator 3 is necessary for transmitting commands for switching the operation modes of the CRC processor to the first buffer 16 TTL (n + 1) of the calculator 3. That does not go beyond the claims.

Такое исполнение процессора цифрового разделения квадратур позволяет осуществить преобразование четырех сигналов на промежуточной частоте в цифровые комплексные сигналы с низким уровнем шумов и интермодуляционных искажений, вносимых трактом обработки, обладающим высокой чувствительностью и широким динамическим диапазоном.This design of the digital quadrature separation processor allows the conversion of four signals at an intermediate frequency into digital complex signals with low noise and intermodulation distortion introduced by a processing path with high sensitivity and a wide dynamic range.

Claims

A digital quadrature separation processor (DSC) containing two signal processing channels, two analog-to-digital converters, characterized in that the first and second signal processing channels are analog, and the first and second analog-to-digital converters are part of the first calculator, in addition containing clock splitter, three TTL buffers, control unit, output bus driver, at least one LVDS buffer, first and second digital signal processing units, each consisting of serially connected frequency transfer unit, first digital low-pass filter, first decimator, second digital a low-pass filter, a second decimator, a third digital low-pass filter, in addition, the DSC processor additionally contains at least the third and fourth analog signal processing channels, at least the second, identical to the first, calculator and a synchronizer common for both calculators, consisting of serially connected of the first amplifier, frequency multiplier, bandpass filter, clock signal splitter, to the outputs of which at least the second and third amplifiers are connected, each analog signal processing channel contains serially connected pilot signal switch, in which the first input is the input of the main signal, the second input is a pilot signal input, a bandpass filter, two controlled amplifiers, a limiting amplifier, a low-pass filter, while the third input of each pilot signal switch and the second inputs of each controlled amplifier of the first and second analog signal processing channels are connected to the output of the second TTL buffer of the first calculator, and the third input of each control signal switch and the second inputs of each controlled amplifier of the third and fourth analog signal processing channels are connected to the output of the second TTL buffer of the second calculator, the outputs of the low-pass filters of the first and second analog channels are processed The signal lines are connected to the first inputs, respectively, of the first and second analog-to-digital converters of the first calculator, the outputs of the low-pass filters of the third and fourth analog signal processing channels are connected to the first inputs, respectively, of the first and second analog-to-digital converters of the second calculator, the input of the first synchronizer amplifier is the input of the reference signal, the output of the second and third synchronizer amplifiers is connected to the input of the clock signal splitter of the first and second calculators, respectively, the input of the first TTL buffer of the first calculator is the input of the control digital signal, the input of the first TTL buffer of the second calculator is connected to the output of the third TTL buffer of the first calculator, the input of the third TTL buffer of the first calculator is connected to the second output of the control unit of the first calculator, while in each calculator the output of the first TTL buffer is connected to the input of the control unit, the first output of the control unit is connected to the input th TTL buffer, the third output of the control unit is connected to the third input of the output bus shaper, the second input of the first and second analog-to-digital converters is connected to the first and second outputs of the clock signal splitter, respectively, the output of the first and second analog-to-digital converters is connected to the input of the first and second analog-to-digital converters, respectively. of the second digital signal processing unit, the output of the first and second digital signal processing units is connected respectively to the first and second input of the output bus shaper, the output of the output bus shaper is connected to the input of the LVDS buffer, the output of which is the output of the DSC processor.