RU2341017C2

RU2341017C2 - Fast-acting analog-digital converter and method of its calibration

Info

Publication number: RU2341017C2
Application number: RU2006134464/09A
Authority: RU
Inventors: Юрий Владимирович Агрич (RU); Юрий Владимирович Агрич
Original assignee: Юрий Владимирович Агрич
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2008-12-10
Also published as: RU2006134464A

Abstract

FIELD: electrical engineering.

SUBSTANCE: invention is related to electronics and may be used in microelectronic systems of analog signals processing and conversion of analog information ot digital one, in particular, in development of fast-acting analog-digital converters (ADC). ADC contains M-discharge ADC1 with subsequent resistive divider and M-discharge digital-analog converter (DAC), which are connected to reference source of Vref with cophased level of Vcm, device of selection and storage of difference signal of ADC inlet and output voltage of DAC with amplification ratio F and ADC2 with differential reference voltage Vref2 that is less than Vref. M-discharge DAC includes two grups of switches that commute to DAC differential outlets the selected pair of symmetrically arranged taps of subsequent resistive divider, output voltages of selection and storage device (SSD) and differential reference voltage of DAC2 have cophased level of Vcm2, and Vref2 is equal to F·Vref/2^M-1, at that F does not exceed 2.

EFFECT: increase of fast-action, lower conversion error and reduction of power consumed by fast-acting ADC, and also reduction of ADC crystal area.

17 cl, 1 tbl, 19 dwg

Description

Изобретение относится к электронике и может быть использовано в микроэлектронных системах обработки аналоговых сигналов и преобразования аналоговой информации в цифровую, в частности, при разработке быстродействующих аналого-цифровых преобразователей (АЦП).The invention relates to electronics and can be used in microelectronic systems for processing analog signals and converting analog information to digital, in particular, in the development of high-speed analog-to-digital converters (ADCs).

Цель изобретения - повышение быстродействия, уменьшение погрешности преобразования и потребляемой мощности быстродействующих АЦП, а также уменьшение площади кристалла АЦП.The purpose of the invention is improving performance, reducing the conversion error and power consumption of high-speed ADCs, as well as reducing the area of the ADC crystal.

Известно множество схем быстродействующих АЦП, однако все они сводятся к двум основным типам: параллельного преобразования и конвейерного (многокаскадного) преобразования, причем в каждом каскаде конвейерного АЦП может проводиться параллельное преобразование нескольких разрядов, что уменьшает число каскадов конвейера.There are many known high-speed ADC circuits, but all of them come down to two main types: parallel conversion and pipelined (multi-stage) conversion, and in each stage of the conveyor ADC, several bits can be converted in parallel, which reduces the number of conveyor stages.

Параллельные N-разрядные АЦП имеют 2^N-1 компараторов, подключенных непосредственно к входу АЦП, что обуславливает их очевидные недостатки при больших N, такие как большая входная емкость, ограничивающая скорость входного сигнала, большой ток потребления и большая площадь кристалла. Кроме того, большие импульсные токи, возникающие при одновременном срабатывании большого количества компараторов, приводят к увеличению погрешностей АЦП.Parallel N-bit ADCs have 2 ^N-1 comparators connected directly to the ADC input, which leads to their obvious disadvantages at large N, such as a large input capacitance that limits the input signal speed, large current consumption, and a large crystal area. In addition, large pulsed currents that occur during the simultaneous operation of a large number of comparators lead to an increase in the errors of the ADC.

Конвейерные N-разрядные АЦП могут иметь N-последовательно включенных каскадов одноразрядного преобразования (см., Я.Мулявка, «Схемы на операционных усилителях с переключаемыми конденсаторами», изд-во «Мир», Москва, 1992 г., стр.364, Рис.10.19). В каждом каскаде этого АЦП производится одноразрядное аналого-цифровое преобразование, вычитание из входного сигнала опорного уровня при превышении входным сигналом этого уровня и умножение на 2 остаточной разности или входного сигнала, меньшего опорного уровня. Конвейерные N-разрядные АЦП могут иметь также 2^N/M каскадов М-разрядного преобразования, например два N/2 разрядных каскада (см., Ф.Ален, Э.Санчес-Синенсио, «Электронные схемы с переключаемыми конденсаторами», изд-во «Радио и связь», Москва, 1989 г., стр.435, Рис.7.7.3). В каждом каскаде этого АЦП производится М-разрядное аналого-цифровое преобразование, вычитание из входного сигнала ближайшего из 2^м опорных уровней и умножение остаточной разности на 2^M. Для устранения ошибок аналого-цифрового преобразования предыдущего каскада часто используются избыточное кодирование в последующем каскаде преобразования и цифровая коррекция кода, полученного в предыдущем каскаде.Conveyor N-bit ADCs can have N-series cascades of one-bit conversion (see, Y. Mulyavka, “Circuits on Operational Amplifiers with Switchable Capacitors”, Mir Publishing House, Moscow, 1992, p. 364, Fig. .10.19). In each cascade of this ADC, a one-bit analog-to-digital conversion is performed, subtracted from the input signal of the reference level when the input signal exceeds this level and multiplied by 2 residual difference or input signal, lower than the reference level. Conveyor N-bit ADCs can also have 2 ^{N / M} stages of M-bit conversion, for example, two N / 2 bit stages (see F.Alen, E. Sanchez-Sinencio, “Switchable Capacitor Electronic Circuits”, publ. “Radio and Communication”, Moscow, 1989, p. 435, Fig. 7.7.3). In each cascade of this ADC, an M-bit analog-to-digital conversion is performed, subtracting the nearest 2 ^m reference levels from the input signal and multiplying the residual difference by 2 ^M. To eliminate the errors of the analog-to-digital conversion of the previous stage, redundant coding in the subsequent conversion stage and digital correction of the code obtained in the previous stage are often used.

Недостатками конвейерных АЦП является многократное умножение сигналов схемами на переключаемых конденсаторах с операционным усилителем, ведущее к погрешностям АЦП, связанным с погрешностями коэффициентов умножения из-за погрешности отношения емкостей конденсаторов и конечного усиления операционного усилителя. Для получения максимального отношения сигнал/шум стремятся обеспечить максимально возможную амплитуду входного аналогового сигнала и соответственно величины опорного напряжения. При этом необходимо использовать высокое напряжение питания, большее величины опорного напряжения, и соответственно высоковольтных транзисторов, что ограничивает возможности повышения быстродействия и уменьшения потребляемой мощности и площади кристалла АЦП. Кроме того, конечная скорость роста выходного напряжения усилителей ограничивает быстродействие АЦП тем сильнее, чем больше амплитуда аналогового сигнала на выходе усилителей.The disadvantages of conveyor ADCs are multiple signal multiplication by circuits on switched capacitors with an operational amplifier, leading to ADC errors associated with errors in the multiplication coefficients due to an error in the ratio of capacitance of the capacitors and the final gain of the operational amplifier. To obtain the maximum signal-to-noise ratio, they strive to provide the maximum possible amplitude of the input analog signal and, accordingly, the value of the reference voltage. In this case, it is necessary to use a high supply voltage, higher than the reference voltage, and, accordingly, high-voltage transistors, which limits the possibility of increasing speed and reducing power consumption and the area of the ADC chip. In addition, the final growth rate of the output voltage of the amplifiers limits the performance of the ADC the stronger, the greater the amplitude of the analog signal at the output of the amplifiers.

Наиболее близким к заявляемому является конвейерный АЦП, представленный в заявке на патент США №20060114141 А1, М. кл. Н03М 1/12, опубликованной 1 июня 2006 г. Описанный здесь конвейерный АЦП, приведенный на Фиг.1, включает первый каскад преобразования 110, работающий с опорным напряжением Vref, и последующие каскады преобразования 120, работающие с меньшим дифференциальным опорным напряжением Vref2 равным Vref/2^K, где К - целое число.Closest to the claimed is a conveyor ADC, presented in the application for US patent No. 20060114141 A1, M. cl. H03M 1/12, published June 1, 2006. The pipelined ADC described in FIG. 1 described here includes a first conversion stage 110 operating with a reference voltage Vref, and subsequent conversion stages 120 operating with a lower differential reference voltage Vref2 equal to Vref / 2 ^K , where K is an integer.

Здесь и далее термин «дифференциальное опорное напряжение» обозначает напряжение между двумя не нулевыми опорными уровнями, в отличие от опорного напряжения, формируемого одним опорным уровнем относительно нуля.Hereinafter, the term "differential reference voltage" means the voltage between two non-zero reference levels, in contrast to the reference voltage generated by one reference level relative to zero.

Как видно из диаграммы опорных напряжений и масштаба аналогового сигнала в каскадах АЦП, приведенной на Фиг.2, синфазный уровень Vcm опорного напряжения остается без изменения для всех каскадов АЦП.As can be seen from the diagram of the reference voltages and scale of the analog signal in the ADC stages shown in FIG. 2, the common-mode level Vcm of the reference voltage remains unchanged for all ADC stages.

Первый каскад известного АЦП включает М-разрядный параллельный АЦП с дифференциальным входом из 2^M+1 компараторов 310 и резисторов 320, приведенный на Фиг.3, и схему выборки входного сигнала, совмещенную с вычитателем-умножителем, на переключаемых конденсаторах с дифференциальным операционным усилителем 410, приведенную на Фиг.4. Схема выборки и вычитателя-умножителя выполняет функции выборки входного сигнала, М-разрядного цифроаналогового преобразователя (ЦАП), формирования остаточной разности входного сигнала и ближайшего из 2^M опорных уровней ЦАП, кратных Vref/2^M, и умножения остаточной разности на фактор F, равный 2^M-K. Дифференциальное опорное напряжение Vret2 для второго и последующих каскадов формируется из Vref без изменения его синфазного уровня (равного Vref/2) емкостным делителем на переключаемых конденсаторах в ЦАП соответствующего каскада. Как видно из Фиг.4, схема выборки и вычитателя-умножителя включает 2^M блоков 420 переключаемых конденсаторов выборки входного сигнала и формирования остаточной разности, поэтому ее реализация требует большой площади кристалла, поскольку емкости и соответственно размеры конденсаторов в первом каскаде преобразования должны быть достаточно большими для обеспечения точности АЦП. Кроме того, выборка входного сигнала разными блоками переключаемых конденсаторов приводит к дополнительным ошибкам преобразования АЦП из-за неодновременности моментов выборки переменного сигнала, связанной с рассогласованием постоянных времени заряда конденсаторов выборки 441, 442 через сопротивления ключей (431, 434, 436) в разных блоках. Эта ошибка может быть достаточно велика, поскольку сопротивления транзисторов ключей, в отличие от емкости конденсаторов, сложно согласовать с высокой точностью.The first stage of the known ADC includes an M-bit parallel ADC with a differential input of 2 ^{M + 1} comparators 310 and resistors 320 shown in FIG. 3, and an input signal sampling circuit combined with a subtractor-multiplier on switched capacitors with a differential operational amplifier 410 shown in Fig.4. The sampling and subtractor-multiplier circuit performs the functions of sampling the input signal, the M-bit digital-to-analog converter (DAC), generating the residual difference of the input signal and the nearest 2 ^M reference DAC levels that are multiples of Vref / 2 ^M , and multiplying the residual difference by the factor F equal to 2 ^MK . The differential reference voltage Vret2 for the second and subsequent stages is formed from Vref without changing its common mode level (equal to Vref / 2) by a capacitive divider on switched capacitors in the DAC of the corresponding stage. As can be seen from Figure 4, the sampling and subtractor-multiplier circuit includes 2 ^M blocks of 420 switched capacitors for sampling the input signal and generating a residual difference, therefore, its implementation requires a large crystal area, since the capacitances and, accordingly, the capacitors sizes in the first conversion stage must be large enough to ensure the accuracy of the ADC. In addition, the sampling of the input signal by different blocks of switched capacitors leads to additional ADC conversion errors due to the non-simultaneous timing of the sampling of the alternating signal associated with the mismatch of the charging time constants of the sample capacitors 441, 442 through the key resistances (431, 434, 436) in different blocks. This error can be quite large, since the resistance of the key transistors, in contrast to the capacitance of the capacitors, is difficult to coordinate with high accuracy.

За счет уменьшения опорного напряжения для второго каскада в 2^K раз коэффициент умножения умножителя остаточной разности первого каскада также уменьшается в 2^K раз, при этом соответственно снижаются требования к коэффициенту усиления и частоте единичного усиления операционного усилителя умножителя. Кроме того, меньшая в 2^K раз амплитуда сигналов на выходе первого каскада позволяет повысить быстродействие АЦП и за счет уменьшения времени установления напряжения на выходе умножителя.By reducing the reference voltage for the second stage by 2 ^K times, the multiplier of the multiplier of the residual difference of the first stage also decreases by 2 ^K times, while the requirements for the gain and frequency of a single gain of the operational amplifier of the multiplier are accordingly reduced. In addition, the amplitude of the signals at the output of the first stage, which is smaller by 2 ^K times, makes it possible to increase the performance of the ADC and by reducing the time required to establish the voltage at the output of the multiplier.

Таким образом, основными недостатками описанного АЦП являются следующие:Thus, the main disadvantages of the described ADC are the following:

- сохраняется умножение выходного сигнала первого каскада в 2^M/2^K, хотя и с меньшим коэффициентом умножения, приводящее к ошибкам АЦП и снижению его быстродействия;- multiplication of the output signal of the first stage by 2 ^M / 2 ^K is maintained, although with a lower multiplication coefficient, which leads to ADC errors and a decrease in its speed;

- дифференциальный входной сигнал имеет амплитуду (Vrefp-Vrefm), в два раза меньшую, чем амплитуда полного дифференциального сигнала, поскольку в используемой схеме параллельного АЦП, приведенной на Фиг.3, напряжение на входе inp не может быть ниже середины опорного напряжения, а напряжение на входе inm не может быть выше этой середины. Соответственно в два раза ухудшается отношение сигнал/шум;- the differential input signal has an amplitude (Vrefp-Vrefm), two times smaller than the amplitude of the total differential signal, since in the used parallel ADC circuit shown in Figure 3, the input voltage inp cannot be lower than the middle of the reference voltage, and the voltage inm input cannot be higher than this middle. Accordingly, the signal-to-noise ratio deteriorates twice;

- погрешность поделенного опорного напряжения Vref/2^K из-за неточности отношения емкостей делителя на переключаемых конденсаторах приводит к дополнительной некорректируемой ошибке АЦП;- error of divided reference voltage Vref / 2 ^K due to malfunctioning relationship containers divider switched capacitor leads to more uncorrectable error ADC;

- схема параллельного М-разрядного АЦП с дифференциальным входом имеет 2^M+1 компараторов и резисторов вместо обычно требующихся для М-разрядного параллельного АЦП 2^M-1 компараторов и 2^М резисторов, что увеличивает потребляемую мощность и площадь кристалла;- a parallel M-bit ADC circuit with a differential input has 2 ^{M + 1} comparators and resistors instead of the 2 ^M -1 comparators and 2 ^M resistors normally required for an M-bit parallel ADC and 2 ^M resistors, which increases the power consumption and the chip area;

- увеличенная площадь кристалла и повышенная погрешность АЦП вследствие большого количества блоков переключаемых конденсаторов выборки и формирования разности;- increased crystal area and increased ADC error due to the large number of blocks of switched capacitors of the sample and the formation of the difference;

- уменьшается только дифференциальная величина опорного напряжения без изменения его синфазного уровня Vcm, что не позволяет использовать во втором и последующих каскадах низкое напряжение питания и быстродействующие низковольтные транзисторы.- only the differential value of the reference voltage decreases without changing its common mode level Vcm, which does not allow the use of a low supply voltage and high-speed low-voltage transistors in the second and subsequent stages.

Целями настоящего изобретения является повышение быстродействия, уменьшение погрешности преобразования и потребляемой мощности быстродействующих АЦП, а также уменьшение площади кристалла АЦП.The objectives of the present invention is to improve performance, reducing the conversion error and power consumption of high-speed ADCs, as well as reducing the area of the ADC crystal.

Поставленные цели достигаются за счет архитектуры АЦП, оптимально использующей возможности современных субмикронных технологий, совмещающих в кристалле низковольтные быстродействующие и плотноупакованные МОП транзисторы с транзисторами, работающими при повышенном напряжении питания и обеспечивающими расширенный диапазон обрабатываемых сигналов.The goals are achieved due to the ADC architecture that optimally uses the capabilities of modern submicron technologies that combine low-voltage high-speed and close-packed MOS transistors with transistors operating at an increased supply voltage and providing an expanded range of processed signals.

Поставленные цели достигаются тем, что в быстродействующем АЦП, включающем М-разрядный АЦП1 с последовательным резистивным делителем и М-разрядный ЦАП, на вход которого поступает результат преобразования АЦП1, подключенные к опорному источнику Vref с синфазным уровнем Vcm, устройство выборки и хранения (УВХ) разностного сигнала входа АЦП и выходного напряжения ЦАП с коэффициентом усиления F, причем выходной сигнал УВХ поступает на вход АЦП2 с дифференциальным опорным напряжением Vref2, меньшим Vref, а выходной код АЦП2 поступает в блок цифровой коррекции ошибок АЦП1 и формирования выходного кода АЦП, М-разрядный ЦАП включает две группы ключей, коммутирующих к дифференциальным выходам ЦАП выбранную пару симметрично расположенных отводов последовательного резистивного делителя, выходные напряжения УВХ и дифференциальное опорное напряжение АЦП2 имеют синфазный уровень Vcm2, a Vref2 равно F·(Vref/2^M-1), причем F не превышает 2.The goals are achieved in that in a high-speed ADC, including an M-bit ADC1 with a serial resistive divider and an M-bit DAC, the input of which receives the result of the ADC1 conversion, connected to the Vref reference source with an in-phase level Vcm, a sampling and storage device (UVC) the difference signal of the input of the ADC and the output voltage of the DAC with a gain of F, and the output signal of the CVC is fed to the input of the ADC2 with a differential reference voltage Vref2 less than Vref, and the output code of the ADC2 is supplied to the digital for error correction of the ADC1 and the formation of the ADC output code, the M-bit DAC includes two groups of keys commuting to the differential outputs of the DAC a selected pair of symmetrically arranged taps of the series resistive divider, the output voltages of the CVC and the differential reference voltage of the ADC2 have a common mode level Vcm2, and Vref2 is equal to F · (Vref / 2 ^M-1 ), with F not exceeding 2.

В отличие от прототипа, где F должно быть равным 2^M/2^K или 2^M·(Vref2/Vref) и может быть большим, а Vref2 равно F·(Vref/2^M) и также может быть большим, суть заявляемого АЦП, помимо снижения синфазного уровня опорного напряжения АЦП2, в ограничении F на уровне не более 2, а Vref2, равного F·(Vref/2^M-1), на уровне сотен милливольт.Unlike the prototype, where F must be equal to 2 ^M / 2 ^K or 2 ^M · (Vref2 / Vref) and can be large, and Vref2 is equal to F · (Vref / 2 ^M ) and can also be large, the essence of the claimed ADC, in addition to reducing the common-mode level of the reference voltage of the ADC2, in the restriction F at a level of not more than 2, and Vref2 equal to F · (Vref / 2 ^M-1 ) at the level of hundreds of millivolts.

В частном случае исполнения быстродействующего АЦП поставленные цели в еще большей степени достигаются тем, что, по крайней мере, входные каскады компараторов АЦП1, ключи ЦАП и входные ключи УВХ разностного сигнала выполнены на высоковольтных транзисторах с повышенным напряжением питания Vdd, равным или большим Vref, а, по крайней мере, цифровые схемы АЦП, усилители и компараторы УВХ разностного сигнала и АЦП2, выполнены на низковольтных транзисторах с напряжением питания Vdd2, меньшим Vdd, но не меньшим удвоенного напряжения Vref2.In the particular case of the performance of the high-speed ADC, the set goals are even more achieved by the fact that at least the input stages of the ADC1 comparators, the DAC keys and the input keys of the differential voltage input circuit are made on high-voltage transistors with an increased supply voltage Vdd equal to or greater than Vref, and at least, digital ADC circuits, amplifiers and comparators of the CVC of the difference signal and ADC2 are made on low-voltage transistors with a supply voltage Vdd2 less than Vdd, but not less than twice the voltage Vref2.

Поставленные цели в частном случае исполнения быстродействующего АЦП достигаются также тем, что М-разрядные АЦП1 и ЦАП имеют общий последовательный резистивный делитель, состоящий из 2^M+1 идентичных резисторов с (2^M+1+1) отводами, при этом АЦП1 является параллельным и включает 2^M компараторов, а ЦАП включает две группы по 2^M+1 ключей, коммутирующих к дифференциальным выходам ЦАП по одному из симметрично расположенных нечетных отводов общего резистивного делителя, причем дифференциальные опорные входы каждого компаратора подключены к двум симметрично расположенным четным отводам резистивного делителя.The goals in the particular case of the performance of the high-speed ADC are also achieved by the fact that the M-bit ADC1 and DAC have a common series resistive divider, consisting of 2 ^{M + 1} identical resistors with (2 ^{M + 1 + 1} ) taps, while ADC1 is parallel and It includes 2 ^M comparators and DAC includes two groups of 2 ^M +1 keys, commuting to differential outputs of the DAC according to one of odd taps arranged symmetrically total resistive divider, and differential reference inputs of each comparator connected to two and mmetrichno located even taps of the resistive divider.

В отличие от прототипа в предлагаемом АЦП1 количество компараторов уменьшено в 2 раза, а диапазон входного дифференциального сигнала увеличен в 2 раза и составляет 2Vref.In contrast to the prototype in the proposed ADC1, the number of comparators is reduced by 2 times, and the range of the input differential signal is increased by 2 times and is 2Vref.

Поставленные цели в другом частном случае исполнения быстродействующего АЦП достигаются при дополнительном уменьшении потребляемой мощности и площади кристалла тем, что М-разрядные АЦП1 и ЦАП имеют общий последовательный резистивный делитель, состоящий из 2^M+1 идентичных резисторов с (2^M+1+1) отводами, при этом АЦП1 является последовательно-параллельным и включает компаратор одноразрядного предварительного преобразования, определяющий полярность входного дифференциального сигнала, и 2^M-1 компараторов, а ЦАП включает две группы по (2^M+1) ключей, коммутирующих к дифференциальным выходам ЦАП по одному из симметрично расположенных нечетных отводов общего резистивного делителя, причем дифференциальные опорные входы каждого из 2^M-1 компараторов подключают прямо или инверсно к двум симметрично расположенным четным отводам резистивного делителя двумя парами ключей, управляемыми состоянием выхода компаратора предварительного преобразования.The set goals in another particular case of the performance of a high-speed ADC are achieved with an additional reduction in power consumption and crystal area by the fact that the M-bit ADC1 and DAC have a common series resistive divider, consisting of 2 ^{M + 1} identical resistors with (2 ^{M + 1} +1) taps, wherein ADC1 is series-parallel, and comprises first converting the one-bit comparator, which determines the polarity of the differential input signal, and 2 ^M-1 comparators and DAC includes two groups of (2 ^M +1) to yuchey commuting to differential outputs of the DAC according to one of symmetrically disposed odd taps total resistive divider, and differential reference inputs of each of 2 ^M-1 comparators, connected directly or inversely to the two symmetrically arranged even taps of the resistive divider with two pairs of keys, controls the state of the comparator preliminary output transformations.

Поставленная цель уменьшения погрешности преобразования быстродействующего АЦП достигается также тем, что схемы выборки входного дифференциального сигнала компараторов АЦП1 выполнены на переключаемых конденсаторах и подобны схеме входов устройства выборки и хранения разностного сигнала с уменьшением емкостей конденсаторов выборки и хранения и пропорциональным увеличением сопротивлений ключевых МОП транзисторов выборки.The goal of reducing the conversion error of a high-speed ADC is also achieved by the fact that the sampling circuit of the input differential signal of the ADC1 comparators is made on switched capacitors and is similar to the input circuit of the device for sampling and storing a difference signal with a decrease in the capacitance of the sample and storage capacitors and a proportional increase in the resistances of the key MOSFETs.

Поставленные цели в частном случае исполнения быстродействующего АЦП достигаются тем, что АЦП2 имеет разрядность (N-M+1), где N-разрядность АЦП, выполнен по конвейерной архитектуре и содержит (N-M-1) RSD (Redundant Signed Digit) каскадов с избыточным кодом, включающих пару компараторов и схему на переключаемых конденсаторах с дифференциальным усилителем, выполняющую функции выборки входного сигнала каскада и умножающего ЦАП с напряжениями на дифференциальных входах и выходах с синфазным уровнем Vcm2 и диапазоном изменения от (Vcm2-Vref2/2) до (Vcm2+Vref2/2), а последний каскад параллельного 2-разрядного преобразования выполнен на 3 компараторах.The goals in the particular case of the performance of the high-speed ADC are achieved by the fact that the ADC2 has a bit depth (N-M + 1), where the N-bit ADC is performed according to the pipelined architecture and contains (NM-1) RSD (Redundant Signed Digit) stages with redundant code including a pair of comparators and a circuit on switched capacitors with a differential amplifier, which performs the functions of sampling the input signal of the cascade and multiplying the DAC with voltages at the differential inputs and outputs with an in-phase level Vcm2 and a variation range from (Vcm2-Vref2 / 2) to (Vcm2 + Vref2 / 2) and the last cascade of parallel 2-bit conversion is performed on 3 comparators.

Поставленные цели в частном случае исполнения быстродействующего АЦП достигаются тем, что при разрядности АЦП не более 12, Vdd2=1.2 В и Vref=2 В выбирают Vcm2, равный четверти Vref, и М не менее 3, так чтобы обеспечить Vref2 не более 0.5 В при единичном усилении устройства выборки и хранения разностного сигнала АЦП2.The goals in the particular case of the performance of the high-speed ADC are achieved by the fact that when the ADC is no more than 12, Vdd2 = 1.2 V and Vref = 2 V, Vcm2 is equal to a quarter of Vref, and M is at least 3, so that Vref2 is not more than 0.5 V at unit gain of the device for sampling and storing the differential signal of the ADC2.

Поставленные цели в другом частном случае исполнения быстродействующего АЦП достигаются тем, что при разрядности АЦП, большей или равной 12, Vdd2=1.2 В и Vref=2 В выбирают Vcm2, равный четверти Vref, и М не менее 4, так чтобы обеспечить Vref2 не более 0.5 В при двукратном усилении устройства выборки и хранения разностного сигнала АЦП2.The set goals in another particular case of the performance of a high-speed ADC are achieved by the fact that with an ADC bit greater than or equal to 12, Vdd2 = 1.2 V and Vref = 2 V, Vcm2 equal to a quarter of Vref and M are at least 4, so that Vref2 is no more than 0.5 V at double gain of the device for sampling and storing the difference signal of ADC2.

Поставленные цели уменьшения площади кристалла и потребляемой мощности в частном случае исполнения быстродействующего АЦП достигаются тем, что отводы последовательного резистивного делителя АЦП1 с напряжениями Vcm2, равным (Vref/2^M-P), где Р - целое число, меньшее М-1, (Vcm2-Vref2/2) и (Vcm2+Vref2/2) и подключенными к ним фильтрующими конденсаторами являются соответственно синфазным сm2, положительным refp2 и отрицательным refm2 выходами источника дифференциального опорного напряжения АЦП2.The goals of reducing the crystal area and power consumption in the particular case of the high-speed ADC are achieved by the fact that the taps of the series resistive divider ADC1 with voltages Vcm2 equal to (Vref / 2 ^MP ), where P is an integer less than M-1, (Vcm2-Vref2 / 2) and (Vcm2 + Vref2 / 2) and the filter capacitors connected to them are respectively in-phase cm2, positive refp2 and negative refm2 outputs of the differential reference voltage source of the ADC2.

Поставленная цель уменьшения погрешности преобразования в другом частном случае исполнения быстродействующего АЦП достигается тем, что источник дифференциального опорного напряжения АЦП2 включает буферные усилители, входы которых подключены к отводам последовательного резистивного делителя АЦП1 с напряжением Vcm2, равным (Vref/2^M-P), где Р - целое число, меньшее М-1, (Vcm2-Vref2/2) и (Vcm2+Vref2/2), а выходы являются соответственно синфазным сm2, положительным refp2 и отрицательным refm2 выходами источника дифференциального опорного напряжения АЦП2.The goal of reducing the conversion error in another particular case of the performance of a high-speed ADC is achieved by the fact that the ADC2 differential reference voltage source includes buffer amplifiers whose inputs are connected to the taps of the ADC1 series resistive divider with a voltage Vcm2 equal to (Vref / 2 ^MP ), where P is an integer a number smaller than M-1, (Vcm2-Vref2 / 2) and (Vcm2 + Vref2 / 2), and the outputs are respectively in-phase cm2, positive refp2 and negative refm2 outputs of the differential reference voltage source ADC2.

Поставленная цель уменьшения погрешности преобразования в третьем частном случае исполнения быстродействующего АЦП достигается тем, что источник дифференциального опорного напряжения АЦП2 включает буферный усилитель с входом, подключенным к отводу последовательного резистивного делителя АЦП1 с напряжением 2Vcm2, равным (Vref/2^M-P-1), где Р - целое число, меньшее М-1, выход которого является положительным refp2 выходом источника, буферный усилитель с входом, подключенным к отводу резистивного делителя с напряжением Vcm2, равным (Vref/2^M-P), выход которого является синфазным сm2 выходом источника, а отрицательным refm2 выходом источника является отрицательный вывод источника Vref, причем напряжение 2Vcm2 дифференциального выхода источника приводят к требуемому опорному напряжению Vref2 делением на (2^P/F) переключаемыми конденсаторами.The goal of reducing the conversion error in the third particular case of the performance of the high-speed ADC is achieved by the fact that the differential voltage source of the ADC2 includes a buffer amplifier with an input connected to the tap of the ADC1 series resistive divider with a voltage of 2Vcm2 equal to (Vref / 2 ^MP-1 ), where Р - an integer less than M-1, the output of which is positive refp2 source output, a buffer amplifier with an input connected to the center tap of the resistive divider with voltage Vcm2, equal to (Vref / 2 ^MP), the output of which o is in phase sm2 source output and the negative output refm2 source is the negative terminal of the source Vref, wherein the differential voltage source output 2Vcm2 lead to the desired reference voltage Vref2 by dividing by (2 ^P / F) switchable capacitors.

Поставленные цели уменьшения погрешности преобразования, потребляемой мощности и площади кристалла в четвертом частном случае исполнения быстродействующего АЦП достигаются тем, что источник дифференциального опорного напряжения АЦП2 включает отвод последовательного резистивного делителя АЦП1 с напряжением 2Vcm2, равным (Vref/2^M-P), где Р - целое число, меньшее М-1, который вместе с подключенным к нему фильтрующим конденсатором является положительным refp2 выходом источника, буферный усилитель с входом, подключенным к отводу резистивного делителя с напряжением Vcm2, равным (Vref/2^M-P), выход которого является синфазным сm2 выходом источника, а отрицательным refm2 выходом источника является отрицательный вывод источника Vref, причем напряжение 2Vcm2 дифференциального выхода источника приводят к требуемому опорному напряжению Vref2 делением на (2^P/F) переключаемыми конденсаторами.The goals to reduce the conversion error, power consumption and crystal area in the fourth particular case of the high-speed ADC are achieved by the fact that the differential voltage source of the ADC2 includes the tap of a series resistive divider ADC1 with a voltage of 2Vcm2 equal to (Vref / 2 ^MP ), where P is an integer smaller than M-1, which, together with the filtering capacitor connected to it, is a positive refp2 source output, a buffer amplifier with an input connected to a resistive tap divides To a Vcm2 voltage equal to (Vref / 2 ^MP), whose output is in phase sm2 source output and the negative refm2 source output is the negative terminal of the source Vref, and the voltage differential source output 2Vcm2 lead to the desired reference voltage Vref2 by dividing by (2 ^P / F) switchable capacitors.

Поставленная цель уменьшения погрешности преобразования в частных случаях исполнения быстродействующего АЦП с источником дифференциального опорного напряжения АЦП2, использующим, по крайней мере, один буферный усилитель, достигается тем, что источник дифференциального опорного напряжения АЦП2 включает схему калибровки выходного напряжения подстройкой напряжения смещения буферного усилителя одного из дифференциальных выходов опорного источника АЦП2.The goal of reducing the conversion error in special cases of the performance of a high-speed ADC with a differential reference voltage source ADC2 using at least one buffer amplifier is achieved by the fact that the differential reference voltage source ADC2 includes a calibration circuit for the output voltage by adjusting the offset voltage of the buffer amplifier of one of the differential outputs of the reference source ADC2.

Поставленная цель уменьшения погрешности преобразования в частном случае исполнения быстродействующего АЦП с калибровкой источника дифференциального опорного напряжения АЦП2 достигается тем, что схема калибровки дифференциального опорного напряжения АЦП2 включает компаратор калибровки, сравнивающий остаточное напряжение на выходе последнего RSD каскада АЦП2 с напряжением Vref2, ключи, подключающие к дифференциальным входам устройства выборки и хранения разностного сигнала, по крайней мере, одну пару отводов резистивного делителя АЦП1 с дифференциальным напряжением, кратным Vref2, а к дифференциальным выходам ЦАП, по крайней мере, одну пару отводов резистивного делителя с дифференциальным напряжением, на Vref2 меньшим, калибровочный ЦАП, управляющий смещением нуля буферного усилителя источника опорного напряжения АЦП2 и блок управления калибровкой.The goal of reducing the conversion error in the particular case of the performance of a high-speed ADC with calibrating the differential voltage source of the ADC2 is achieved by the fact that the calibration circuit of the differential reference voltage of the ADC2 includes a calibration comparator that compares the residual voltage at the output of the last RSD stage of the ADC2 with voltage Vref2, the keys that connect to the differential the inputs of the device for sampling and storing the difference signal, at least one pair of taps of the resistive divider ADC1 with a differential voltage that is a multiple of Vref2, and to the differential outputs of the DAC, at least one pair of taps of a resistive divider with a differential voltage lower by Vref2, a calibration DAC that controls the zero offset of the buffer amplifier of the reference voltage source ADC2 and the calibration control unit.

Поставленная цель уменьшения погрешности преобразования быстродействующего АЦП в частном случае исполнения быстродействующего АЦП с калибровкой дифференциального источника опорного напряжения АЦП2 достигается также способом калибровки, при котором к дифференциальным входам устройства выборки и хранения разностного сигнала подключают пару отводов резистивного делителя АЦП1 с дифференциальным напряжением, кратным Vref2, а к дифференциальным выходам ЦАП пару отводов с дифференциальным напряжением, на Vref2 меньшим, проводят выборку и аналого-цифровое преобразование входного сигнала, проводят методом последовательного приближения калибровочным ЦАП подстройку смещения нуля буферного усилителя опорного источника АЦП2 до достижения минимальной разности дифференциального напряжения на выходе последнего RSD каскада и напряжения Vref2, фиксируемой компаратором калибровки, и запоминают цифровой код калибровочного ЦАП.The goal of reducing the conversion error of a high-speed ADC in the particular case of a high-speed ADC with calibrating the differential voltage source of the ADC2 is also achieved by the calibration method, in which a pair of taps of the ADC1 resistive divider with a differential voltage that is a multiple of Vref2 are connected to the differential inputs of the differential signal sampling device to the differential outputs of the DAC, a pair of taps with a differential voltage, at Vref2 lower, are sampled and logo-digital conversion of the input signal, is carried out by successive approximation DAC calibration adjustment zero offset reference source buffer amplifier ADC2 to achieve the minimum differential voltage difference at the output of the last stage and the RSD voltage Vref2, comparator fixed by calibration and stored digital code calibration DAC.

Поставленная цель уменьшения погрешности преобразования быстродействующего АЦП в другом частном случае исполнения быстродействующего АЦП с калибровкой источника опорного напряжения АЦП2 достигается в большей степени усложненным способом калибровки, при котором проводят калибровки для двух или более пар дифференциальных входных напряжений с разными амплитудами, причем дифференциальные входные напряжения каждой пары имеют одинаковые амплитуды и противоположные полярности, определяют средний цифровой код из цифровых кодов калибровочного ЦАП для каждого дифференциального входного напряжения и подают полученный средний цифровой код на вход калибровочного ЦАП.The goal is to reduce the conversion error of the high-speed ADC in another particular case of the high-speed ADC with calibrating the reference voltage source ADC2 is achieved by a more complicated calibration method, in which calibrations are performed for two or more pairs of differential input voltages with different amplitudes, and the differential input voltages of each pair have the same amplitudes and opposite polarities, determine the average digital code from digital codes of caliber DAC full-time for each of the differential input voltage is supplied and the resultant average digital code input to the DAC calibration.

Поставленная цель уменьшения погрешности преобразования быстродействующего АЦП в третьем частном случае исполнения быстродействующего АЦП с калибровкой источника опорного напряжения АЦП2 достигается также в большей степени другим усложненным способом калибровки, при котором проводят калибровки для двух или более пар дифференциальных входных напряжений с разными амплитудами, причем дифференциальные входные напряжения каждой пары имеют одинаковые амплитуды и противоположные полярности, определяют средний цифровой код всех цифровых кодов калибровочного ЦАП для каждого дифференциального входного напряжения и подают полученный средний цифровой код на вход калибровочного ЦАП.The goal of reducing the conversion error of a high-speed ADC in the third particular case of performing a high-speed ADC with calibrating the reference voltage ADC2 is also achieved to a greater extent by another complicated calibration method, in which calibrations are performed for two or more pairs of differential input voltages with different amplitudes, and the differential input voltages each pair have the same amplitudes and opposite polarities, determine the average digital code of all digital x DAC calibration codes for each of the differential input voltage is supplied and the resultant average digital code input to the DAC calibration.

Сущность изобретения поясняется чертежами.The invention is illustrated by drawings.

На Фиг.1 представлена блок схема известного многокаскадного АЦП, наиболее близкого заявляемому.Figure 1 presents a block diagram of a well-known multistage ADC, closest to the claimed.

На Фиг.2 представлены диаграммы опорных напряжений и масштабов аналогового сигнала в каскадах известного АЦП, наиболее близкого заявляемому.Figure 2 presents a diagram of the reference voltage and scale of the analog signal in stages of a known ADC closest to the claimed.

На Фиг.3 представлена структурная схема М-разрядного параллельного АЦП1 с дифференциальным входом, используемая в известном многокаскадном АЦП, наиболее близком заявляемому.Figure 3 presents the structural diagram of the M-bit parallel ADC1 with differential input used in the well-known multistage ADC, the closest to the claimed.

На Фиг.4 представлена схема выборки и вычитателя-умножителя, используемая в известном многокаскадном АЦП, наиболее близком заявляемому.Figure 4 presents the sampling scheme and the subtractor-multiplier used in the well-known multistage ADC, closest to the claimed.

На Фиг.5а и 5b представлены упрощенные блок-схемы заявляемого быстродействующего АЦП по п.1 и 2 Формулы соответственно.On figa and 5b presents a simplified block diagram of the inventive high-speed ADC according to claim 1 and 2 of the Formula, respectively.

На Фиг.6 представлена детализированная схема заявляемого быстродействующего АЦП по п.2 Формулы.Figure 6 presents a detailed diagram of the inventive high-speed ADC according to claim 2 of the Formula.

На Фиг.7 представлены диаграммы напряжений питания, опорных напряжений и амплитуды напряжений аналоговых сигналов в заявляемом АЦП по п.1 (Фиг.7а), п.2 (Фиг.7b) и п.8, 9 (Фиг.7с) Формулы.Figure 7 presents a diagram of the supply voltage, reference voltage and voltage amplitude of the analog signals in the inventive ADC according to claim 1 (Fig.7a), claim 2 (Fig.7b) and claim 8, 9 (Fig.7c) of the Formula.

На Фиг.8а и 8b представлены структурные схемы М-разрядного параллельного АЦП1 с дифференциальным входом и М-разрядного дифференциального ЦАП с общим последовательным резистивным делителем, используемые в заявляемом АЦП по п.3 и 4 Формулы.On figa and 8b presents the structural diagrams of an M-bit parallel ADC1 with a differential input and an M-bit differential DAC with a common serial resistive divider, used in the inventive ADC according to claim 3 and 4 of the Formula.

На Фиг.9 представлены примеры реализации УВХ разностного сигнала входа АЦП и выходного напряжения ЦАП с однократной (Фиг.9а) и двойной (Фиг.9b) выборкой входного сигнала за период тактового сигнала.Figure 9 presents examples of the implementation of the I / O difference signal of the input of the ADC and the output voltage of the DAC with a single (Fig. 9a) and double (Fig. 9b) sampling of the input signal for the period of the clock signal.

На Фиг.10 представлены структурные схемы выборки входного дифференциального сигнала компараторов АЦП1 и УВХ разностного сигнала входа АЦП и выходного напряжения ЦАП, используемые в заявляемом АЦП по п.5 Формулы.Figure 10 presents the structural diagrams of the sampling of the input differential signal of the comparators ADC1 and I-V characteristic of the differential signal of the input of the ADC and the output voltage of the DAC used in the inventive ADC according to claim 5 of the Formula.

На Фиг.11 представлена блок схема конвейерного АЦП2, используемая в заявляемом АЦП по п.6 Формулы.Figure 11 presents a block diagram of a conveyor ADC2 used in the inventive ADC according to claim 6 of the Formula.

На Фиг.12 представлен пример структурной схемы дифференциального RSD каскада конвейерного АЦП2, используемого в заявляемом АЦП по п.6 Формулы.On Fig presents an example of a structural diagram of a differential RSD cascade of conveyor ADC2 used in the inventive ADC according to claim 6 of the Formula.

На Фиг.13 представлены схемы вариантов источников опорного напряжения АЦП2, используемые в заявляемом АЦП по п.9 (Фиг.13а), п.10 (Фиг.13b), п.11 (Фиг.13с) и п.12 (Фиг.13d) Формулы.On Fig presents diagrams of options for sources of reference voltage of the ADC2 used in the inventive ADC according to claim 9 (Fig.13a), claim 10 (Fig.13b), claim 11 (Fig.13c) and claim 12 (Fig. 13d) Formulas.

На Фиг.14 представлена структурная схема калибровки опорного напряжения АЦП2, используемая в заявляемом АЦП по п.14 Формулы.On Fig presents a structural diagram of the calibration of the reference voltage of the ADC2 used in the inventive ADC according to claim 14 of the Formula.

Ниже, на примере чертежей, приведено описание устройства и работы заявляемого быстродействующего АЦП.Below, by the example of the drawings, a description of the device and the operation of the inventive high-speed ADC.

На Фиг.5а представлена блок схема заявляемого АЦП по п.1 Формулы. Дифференциальный входной сигнал 501 с синфазным уровнем Vcm=Vref/2 и диапазоном изменения от 0 до Vref на каждом входе (диапазон дифференциального сигнала 2Vref) одновременно поступает на входы АЦП1 510 и устройства 520 (SH) выборки и формирования разностного сигнала входа АЦП1 и выходного напряжения ЦАП 520. Отметим, что при необходимости смещения диапазона изменения входного сигнала опорное напряжение Vref может отсчитываться не только от нуля, но и от любого другого потенциала, при этом уровень Vcm отсчитывается от уровня с более низким потенциалом.On figa presents a block diagram of the inventive ADC according to claim 1 of the Formula. A differential input signal 501 with a common-mode level Vcm = Vref / 2 and a change range from 0 to Vref at each input (differential signal range 2Vref) is simultaneously fed to the inputs of ADC1 510 and device 520 (SH) for sampling and generating a differential signal of ADC1 input and output voltage DAC 520. Note that if you need to shift the input signal variation range, the reference voltage Vref can be counted not only from zero, but also from any other potential, while the level Vcm is counted from the level with a lower potential.

АЦП1, подключенный к источнику опорного напряжения Vref, производит быстрое аналого-цифровое преобразование входного сигнала и определяет М старших разрядов выходного кода АЦП. Результат преобразования АЦП1 поступает на вход М-разрядного ЦАП 520, формирующего на своем дифференциальном выходе 521 ближайшее, меньшее входного сигнала напряжение одного из 2^M опорных уровней, кратных Vref/2^M, или 0. УВХ формирует на своем дифференциальном выходе 531 напряжение, равное усиленной с коэффициентом F разности входного сигнала АЦП и выходного напряжения ЦАП. При этом диапазон выходных напряжений УВХ Vref2, равный F·(Vref/2^M-1), и их синфазный уровень Vcm2 уменьшены относительно диапазона входного сигнала АЦП Vref и его синфазного уровня Vcm так, чтобы обеспечить оптимальные условия работы усилителей УВХ и АЦП2. Так как при входных и выходных напряжениях усилителей, близких к напряжениям земли и питания, коэффициент усиления усилителей и их быстродействие ухудшаются, выбором Vcm2, М и F задают диапазон выходных напряжений УВХ, равный (Vcm2+/-Vref2/2), с необходимыми запасами относительно уровней земли и питания Vdd2 усилителей устройства выборки и АЦП2. При этом коэффициент усиления F устройства выборки SH ограничивают на уровне не более 2 для снижения требований к коэффициенту усиления и быстродействию усилителя УВХ, и, таким образом, величина дифференциального опорного напряжения Vref2 не превышает 2(Vref/2^M-1).ADC1, connected to the Vref reference voltage source, performs fast analog-to-digital conversion of the input signal and determines M high order bits of the ADC output code. The result of the conversion of the ADC1 is input to the M-bit DAC 520, which generates at its differential output 521 the closest, smaller input signal voltage of one of the 2 ^M reference levels that are multiples of Vref / 2 ^M , or 0. The UHF generates a voltage equal to 531 on its differential output amplified with a coefficient F of the difference between the input signal of the ADC and the output voltage of the DAC. At the same time, the range of output voltages of the CVC Vref2 equal to F · (Vref / 2 ^M-1 ) and their common-mode level Vcm2 are reduced relative to the range of the ADC input signal Vref and its common-mode level Vcm so as to provide optimal operating conditions for the amplifiers UVC and ADC2. Since at the input and output voltages of the amplifiers close to the ground and power voltages, the amplification factor of the amplifiers and their speed deteriorate, by choosing Vcm2, M, and F they set the output voltage range of the UVX equal to (Vcm2 +/- Vref2 / 2), with the necessary reserves ground levels and Vdd2 power amplifiers sampling device and ADC2. In this case, the gain F of the sampling device SH is limited to no more than 2 to reduce the requirements for the gain and speed of the UVX amplifier, and thus the value of the differential reference voltage Vref2 does not exceed 2 (Vref / 2 ^M-1 ).

На Фиг.5b представлена блок схема заявляемого АЦП по п.2 Формулы.Fig.5b presents a block diagram of the inventive ADC according to claim 2 of the Formula.

Отличие этого АЦП в том, что помимо основного напряжения питания Vdd2, которое далее будем называть низким, используется и повышенное напряжение питания Vdd. Наличие второго источника питания Vdd с повышенным напряжением позволяет, наряду с оптимальным диапазоном аналоговых сигналов в пределах половины низкого напряжения питания Vdd2, увеличивать Vref и соответственно диапазон входного аналогового сигнала АЦП, вплоть до величины высокого напряжения питания Vdd. Соответственно увеличивается и динамический диапазон АЦП, определяемый отношением сигнал/шум. При этом появляется возможность оптимального использования низковольтных и высоковольтных транзисторов, предоставляемых современными технологиями.The difference between this ADC is that in addition to the main supply voltage Vdd2, which will be called low, the increased supply voltage Vdd is also used. The presence of a second Vdd power supply with an increased voltage allows, along with the optimal range of analog signals within half of the low Vdd2 supply voltage, to increase Vref and, accordingly, the range of the input analog signal of the ADC, up to the value of the high Vdd supply voltage. Accordingly, the dynamic range of the ADC, determined by the signal-to-noise ratio, also increases. This makes it possible to optimally use low-voltage and high-voltage transistors provided by modern technologies.

Подробно устройство и работу быстродействующего АЦП, заявляемого по п.2 Формулы, рассмотрим на примере детализированной структурной схемы АЦП, представленной на Фиг.6.In detail, the device and operation of the high-speed ADC, as claimed in claim 2 of the Formula, we will consider on the example of a detailed block diagram of the ADC shown in Fig.6.

Заявляемый быстродействующий АЦП включает М-разрядный АЦП1 610 с последовательным резистивным делителем Rdiv 620, подключенным к источнику опорного напряжения Vref, и дифференциальным входом (inp, inm), подключенным к аналоговому входу АЦП. АЦП1 производит быстрое аналого-цифровое преобразование входного напряжения и определяет М старших разрядов выходного кода АЦП с допустимой ошибкой преобразования до плюс/минус (Vref/2^M+1), исправляемой последующей цифровой коррекцией по результату преобразования младших разрядов в АЦП2 670. Результат М-разрядного преобразования АЦП1 поступает на вход М-разрядного ЦАП 630, формирующего на дифференциальном выходе ближайшее меньшее входного сигнала напряжение одного из 2^М опорных уровней, кратных Vref/2^M, или 0. Входной сигнал АЦП одновременно с входом АЦП1 поступает на дифференциальный вход УВХ разностного сигнала входа АЦП и выходного напряжения ЦАП 650 (SH) на переключаемых конденсаторах с дифференциальным усилителем 660 (ДУ).The inventive high-speed ADC includes an M-bit ADC1 610 with a series resistive divider Rdiv 620 connected to a reference voltage source Vref, and a differential input (inp, inm) connected to the analog input of the ADC. ADC1 performs a quick analog-to-digital conversion of the input voltage and determines the M high order bits of the ADC output code with a valid conversion error up to plus / minus (Vref / 2 ^{M + 1} ), corrected by subsequent digital correction according to the result of the low-order conversion to ADC2 670. The result is M- ADC1 bit conversion is input to the M-bit DAC 630 that forms a differential output near minimal input voltage of one of the reference levels ^2M multiples Vref / 2 ^M, or 0. ADC input signal along with ADC1 swing fed to differential input SHA ADC differential input signal and the output voltage of DAC 650 (SH) with a switched capacitor differential amplifier 660 (control).

УВХ имеет две фазы работы. В фазе выборки ключи 651, 653, 655 находятся в проводящем состоянии, а ключи 652, 654 в запертом состоянии и напряжение входного сигнала АЦП запоминается на конденсаторах 661 в момент размыкания ключей 653 при переходе в фазу хранения. В фазе хранения ключи 651, 653, 655 находятся в запертом состоянии, а ключи 652, 654 в проводящем состоянии, и выходное напряжение ЦАП вычитается из напряжения входного сигнала АЦП на конденсаторах 661. Низковольтный усилитель 660 с конденсаторами обратной связи 662 формирует на своих выходах низковольтный аналоговый сигнал, соответствующий умноженному на F (1 или 2) разностному сигналу входа АЦП и выходного напряжения ЦАП, с синфазным уровнем Vcm2 и диапазоном изменения напряжений на выходах Vref2. При этом Vcm2 и Vref2 не превышают величины Vdd2/2, a Vref2 равно Vref/2^M-1 при единичном (F=1) усилении устройства выборки. Низковольтный дифференциальный выходной сигнал устройства выборки поступает на входы inp2 и inm2 (N-M+1) разрядного АЦП2 670 с низким напряжением питания Vdd2 и пониженнным дифференциальным опорным напряжением Vref2. Источник опорного напряжения REF2 680 с входами, подключенными к последовательному резистивному делителю АЦП1 620, формирует на выходе сm2 пониженнное напряжение синфазного уровня Vcm2, а на выходах refp2, refm2 пониженнное дифференциальное опорное напряжение для АЦП2. (N-M+1) разрядный выходной код АЦП2 и М-разрядный выходной код АЦП1 поступают в блок 690 цифровой коррекции ошибок АЦП1 и формирования выходного кода АЦП, корректирующий за счет избыточного разряда М-разрядный выходной код АЦП1 и вырабатывающий N-разрядный выходной код АЦП.The UVX has two phases of operation. In the sampling phase, the keys 651, 653, 655 are in a conductive state, and the keys 652, 654 are in the locked state and the voltage of the ADC input signal is stored on capacitors 661 at the moment of opening of the keys 653 during the transition to the storage phase. In the storage phase, the keys 651, 653, 655 are in the locked state, and the keys 652, 654 are in the conducting state, and the output voltage of the DAC is subtracted from the voltage of the ADC input signal on the capacitors 661. The low-voltage amplifier 660 with feedback capacitors 662 forms a low-voltage output an analog signal corresponding to the difference signal of the ADC input and the output voltage of the DAC multiplied by F (1 or 2), with the common-mode level Vcm2 and the voltage variation range at the outputs Vref2. Moreover, Vcm2 and Vref2 do not exceed Vdd2 / 2, and Vref2 is equal to Vref / 2 ^M-1 at a single (F = 1) gain of the sampling device. The low-voltage differential output signal of the sampling device is fed to the inputs inp2 and inm2 (N-M + 1) of the ADC2 670 bit with a low supply voltage Vdd2 and a reduced differential reference voltage Vref2. The reference voltage source REF2 680 with inputs connected to the ADC1 620 series resistive divider generates a reduced common-mode voltage Vcm2 at the output сm2, and a reduced differential reference voltage for the ADC2 at the outputs refp2, refm2. (N-M + 1) ADC2 bit output code and ADC1 M-bit output code are supplied to ADC1 digital error correction unit 690 and ADC output code generation, which corrects an M-bit ADC1 output code due to excessive discharge and generates N-bit output code ADC.

Как видно из приведенного описания, схемы обработки входного сигнала АЦП1 (по крайней мере, входные каскады компараторов со схемами выборки входного сигнала) и выходного сигнала ЦАП (по крайней мере, выходные ключи ЦАП) и, по крайней мере, входные ключи УВХ обрабатывают напряжение в диапазоне Vref, которое задают возможно более высоким для обеспечения максимального отношения сигнал/шум. В пределе напряжение Vref и диапазон входного аналогового сигнала АЦП может быть равен напряжению повышенного питания Vdd блоков АЦП1, ЦАП и SH, так как КМОП аналоговые ключи и входные каскады компараторов, в отличие от схем прецизионных операционных усилителей, эффективно обрабатывают аналоговый сигнал в диапазоне их напряжения питания.As can be seen from the above description, the processing circuit of the input signal of the ADC1 (at least the input stages of the comparators with the sampling circuits of the input signal) and the output signal of the DAC (at least the output keys of the DAC) and at least the input keys of the CVC process the voltage in the Vref range set as high as possible to ensure maximum signal to noise ratio. In the limit, the voltage Vref and the range of the input analog signal of the ADC can be equal to the increased voltage Vdd of the ADC1, DAC, and SH units, since CMOS analog keys and input stages of the comparators, in contrast to precision operational amplifier circuits, efficiently process the analog signal in the range of their voltage nutrition.

Ключи выборки входного сигнала 655, цепей обратной связи усилителя 654 и сам усилитель 660 блока SH, а также усилители и компараторы АЦП2 обрабатывают уже низковольтный аналоговый сигнал в диапазоне от (Vcm2-Vref2/2) до (Vcm2+Vref2/2) (например, согласно п.2 Формулы от Vdd2/4 до 3Vdd2/4), что обеспечивает оптимальный диапазон обрабатываемого сигнала прецизионных усилителей УВХ и АЦП2, выполненных на низковольтных транзисторах, с присущим им повышенным быстродействием и уменьшенной потребляемой мощностью при низком напряжении питания Vdd2. Также работа усилителей в оптимальном диапазоне выходных напряжений уменьшает ошибки выходного сигнала относительно диапазона входного сигнала АЦП и снижает погрешность АЦП.The sampling keys of the input signal 655, the feedback circuits of the amplifier 654, and the amplifier 660 of the SH unit itself, as well as the amplifiers and ADC2 comparators process the low-voltage analog signal in the range from (Vcm2-Vref2 / 2) to (Vcm2 + Vref2 / 2) (for example, according to claim 2 of the Formula from Vdd2 / 4 to 3Vdd2 / 4), which provides the optimal signal range of the precision amplifiers UVX and ADC2, made on low-voltage transistors, with their inherent increased speed and reduced power consumption at low voltage Vdd2. Also, the operation of amplifiers in the optimal range of output voltages reduces the error of the output signal relative to the input range of the ADC and reduces the error of the ADC.

Использование низковольтной элементной базы для большей части аналоговых блоков АЦП вместо высоковольтной обеспечивает существенное уменьшение площади кристалла АЦП.The use of low-voltage elemental base for most of the analog blocks of the ADC instead of high-voltage provides a significant reduction in the area of the crystal ADC.

Отметим, что, хотя ключи УВХ 655 и все ключи АЦП2 работают уже с низким уровнем сигнала, для снижения их сопротивления может использоваться высокое напряжение питания. При этом увеличится разность между напряжением питания и пороговым напряжением относительно пониженного напряжения синфазного уровня Vcm2 для более быстродействующих N-МОП транзисторов ключей, поэтому для экономии площади целесообразно использовать в ключах только N-МОП транзисторы.Note that although the UVX 655 keys and all ADC2 keys work already with a low signal level, a high supply voltage can be used to reduce their resistance. In this case, the difference between the supply voltage and the threshold voltage with respect to the reduced common-mode voltage Vcm2 for faster N-MOS transistors of the switches will increase, therefore, to save space, it is advisable to use only N-MOS transistors in the switches.

На Фиг.7 представлена диаграмма напряжений питания, опорных напряжений и амплитуды напряжений аналоговых сигналов в заявляемом АЦП по п.1 (Фиг.7а), п.2 (Фиг.7b) и п.8, 9 (Фиг.7с) Формулы. Диаграммы показывают уменьшение низковольтного дифференциального опорного напряжения Vref2 и амплитуды напряжений аналоговых сигналов Vinp2, Vinm2 на выходе УВХ в (2^M-1/F) раз (в 8 раз для М=4, F=1), а также уменьшение синфазного уровня опорного напряжения в 2 раза для М=4.Figure 7 presents a diagram of the supply voltage, reference voltage and voltage amplitude of the analog signals in the inventive ADC according to claim 1 (Fig.7a), claim 2 (Fig.7b) and claim 8, 9 (Fig.7c) of the Formula. The diagrams show a decrease in the low-voltage differential reference voltage Vref2 and the amplitude of the voltage of the analog signals Vinp2, Vinm2 at the output of the UVC by (2 ^M-1 / F) times (8 times for M = 4, F = 1), as well as a decrease in the common-mode level of the reference voltage 2 times for M = 4.

Так как УВХ (SH) и АЦП2 обрабатывают аналоговый сигнал, уменьшенный в (2^M-1/F) раз по отношению к входному сигналу АЦП, то влияние ошибок отношения емкостей переключаемых конденсаторов этих блоков и их шумов на погрешность АЦП также уменьшается в (2^M-1/F) раз. Последнее позволяет уменьшить номиналы емкостей конденсаторов и соответственно повысить быстродействие и уменьшить погрешность преобразования АЦП, а также уменьшить площадь его кристалла.Since CVC (SH) and ADC2 process an analog signal reduced by (2 ^M-1 / F) times with respect to the ADC input signal, the effect of errors in the ratio of the capacitances of switched capacitors of these units and their noise on the ADC error also decreases in (2 ^M-1 / F) times. The latter allows us to reduce the capacitance ratings of the capacitors and, accordingly, increase the speed and reduce the error in the conversion of the ADC, as well as reduce the area of its crystal.

Также уменьшенный диапазон напряжений аналоговых сигналов УВХ и АЦП2 существенно уменьшает время установления выходных напряжений усилителей и соответственно снижает требования к их коэффициентам усиления, что повышает быстродействие АЦП и снижает погрешности преобразования.Also, the reduced voltage range of the analog signals of the UVX and ADC2 significantly reduces the time required to establish the output voltages of the amplifiers and, accordingly, reduces the requirements for their gain factors, which increases the speed of the ADC and reduces the conversion errors.

На Фиг.8а представлена структурная схема М-разрядного параллельного АЦП1 с дифференциальным входом и М-разрядного дифференциального ЦАП с общим последовательным резистивным делителем, используемая в заявляемом АЦП согласно п.3 Формулы.On figa presents a structural diagram of an M-bit parallel ADC1 with a differential input and an M-bit differential DAC with a common serial resistive divider used in the inventive ADC according to claim 3 of the Formula.

Здесь общий последовательный резистивный делитель 820, подключенный к источнику опорного напряжения Vref, состоит из 2^M+1 идентичных резисторов от 821-1 до 821-2^M+1 с (2^M+1+1) отводами. Параллельный АЦП1 810 включает 2^M компараторов от 811-1 до 811-2^M со схемами выборки входного дифференциального сигнала и входным дифференциальным каскадом на высоковольтных МОП транзисторах с напряжением питания Vdd. Дифференциальные опорные входы каждого компаратора подключены к двум симметрично расположенным четным отводам резистивного делителя, причем один из входов подключен к отводу от нижней, а второй вход к отводу от верхней половин делителя. Выходной код компараторов определяет отводы резистивного делителя с ближайшим дифференциальным напряжением, меньшим дифференциального входного сигнала АЦП. ЦАП 830 включает две группы по 2^M+1 ключей от 831-1 до 831-2^M+1 на высоковольтных МОП транзисторах с напряжением питания Vdd, коммутирующих к дифференциальным выходам ЦАП по одному из симметрично расположенных нечетных отводов резистивного делителя в соответствии с выходным кодом АЦП1. При этом на дифференциальном выходе ЦАП формируется напряжение, отличающееся от дифференциального входного напряжения АЦП не более чем на Vref/2^M-1 с учетом допустимой ошибки компараторов АЦП1 плюс/минус Vref/2^M+1.Here, the common series resistive divider 820 connected to the reference voltage source Vref consists of 2 ^{M + 1} identical resistors from 821-1 to 821-2 ^{M + 1} with (2 ^{M + 1 + 1} ) taps. The parallel ADC1 810 includes 2 ^M comparators from 811-1 to 811-2 ^M with sampling schemes for the input differential signal and the input differential cascade on high-voltage MOS transistors with a supply voltage Vdd. The differential reference inputs of each comparator are connected to two symmetrically located even taps of the resistive divider, one of the inputs being connected to the tap from the bottom, and the second input to the tap from the upper halves of the divider. The output code of the comparators determines the taps of the resistive divider with the nearest differential voltage less than the differential input signal of the ADC. DAC 830 includes two groups of 2 ^M +1 keys from 831-1 to 831-2 ^M +1 on high-voltage MOS transistors with a supply voltage of Vdd, switching to the differential outputs of the DAC through one of the symmetrically arranged odd taps of the resistive divider in accordance with the output code ADC1. At the same time, a voltage is generated at the differential output of the DAC that differs from the differential input voltage of the ADC by no more than Vref / 2 ^M-1 , taking into account the admissible error of the ADC1 comparators plus / minus Vref / 2 ^{M + 1} .

Последовательный резистивный делитель ЦАП при достаточно больших размерах резисторов и специальной схеме их размещения в виде свернутой матрицы с центральной симметрией обеспечивает среднеквадратичную ошибку отношения сопротивлений пар смежных резисторов в делителе 0.1% и менее. Так как указанная ошибка отношения сопротивлений в последовательном делителе из 2^M+1 резисторов приводит к аналогичной ошибке напряжения на паре смежных резисторов, составляющего 1/2^M+1 часть от максимального дифференциального входного сигнала АЦП, то соответствующая ошибка интегральной или дифференциальной нелинейности АЦП будет в 2^M+1 раз меньше. Таким образом, например, при М=4 интегральная или дифференциальная нелинейности АЦП из-за ошибок согласования сопротивлений резистивного делителя ЦАП составит (0.1%/2^M+1) или 0.003%, что позволяет реализовать 12 и более разрядные АЦП.A series resistive DAC divider with sufficiently large resistors and a special arrangement of them in the form of a convoluted matrix with central symmetry provides a standard error of the ratio of the resistances of pairs of adjacent resistors in the divider of 0.1% or less. Since the indicated error of the resistance ratio in a serial divider of 2 ^{M + 1} resistors leads to a similar voltage error on a pair of adjacent resistors, which is 1/2 ^{M + 1} part of the maximum differential input signal of the ADC, the corresponding error of the integral or differential nonlinearity of the ADC will be 2 ^{M + 1} times less. Thus, for example, at M = 4, the ADC integral or differential nonlinearities due to errors in matching the resistances of the resistive divider of the DAC will be (0.1% / 2 ^{M + 1} ) or 0.003%, which makes it possible to implement 12 or more bit ADCs.

Недостатком описанного параллельного М-разрядного АЦП1 является относительно большое количество компараторов, например, для М=4 требуется 16 компараторов, а для М=5 количество компараторов возрастает до 32.The disadvantage of the described parallel M-bit ADC1 is the relatively large number of comparators, for example, for M = 4, 16 comparators are required, and for M = 5, the number of comparators increases to 32.

На Фиг.8b представлена структурная схема М-разрядного последовательно-параллельного АЦП1 с уменьшенным количеством компараторов, используемая в заявляемом АЦП по п.4 Формулы.On Fig.8b presents a block diagram of an M-bit serial-parallel ADC1 with a reduced number of comparators used in the inventive ADC according to claim 4 of the Formula.

Здесь также используется общий последовательный резистивный делитель 820, подключенный к источнику опорного напряжения Vref. Последовательно-параллельный АЦП1 810 включает компаратор одноразрядного предварительного преобразования на высоковольтных МОП транзисторах с напряжением питания Vdd, определяющий полярность входного дифференциального сигнала, и только 2^M-1 компараторов от 811-1 до 811-2^M-1 со схемами выборки входного дифференциального сигнала и входным дифференциальным каскадом на высоковольтных МОП транзисторах с напряжением питания Vdd. Дифференциальные опорные входы каждого из 2^M-1 компараторов подключают прямо или инверсно к двум симметрично расположенным четным отводам резистивного делителя двумя парами ключей, управляемых сигналом выхода компаратора предварительного преобразования 815. При этом один из опорных входов подключают к отводу от нижней, а второй к отводу от верхней половин делителя.It also uses a common series resistive divider 820 connected to a reference voltage source Vref. The serial-parallel ADC1 810 includes a single-bit pre-conversion comparator on high-voltage MOS transistors with a supply voltage Vdd, which determines the polarity of the input differential signal, and only 2 ^M-1 comparators from 811-1 to 811-2 ^M-1 with sampling schemes for the input differential signal and input differential cascade on high-voltage MOS transistors with supply voltage Vdd. The differential reference inputs of each of the 2 ^M-1 comparators are connected directly or inversely to two symmetrically arranged even taps of the resistive divider by two pairs of keys controlled by the output signal of the preliminary conversion comparator 815. In this case, one of the reference inputs is connected to the tap from the bottom, and the second to the tap from the upper half of the divider.

Данная схема АЦП1 позволяет почти в два раза уменьшить требуемое количество компараторов для уменьшения площади кристалла и потребляемой мощности. Это достигается ценой небольшого увеличения времени преобразования АЦП1 за счет добавления времени срабатывания компаратора предварительного преобразования. Поскольку дополнительный компаратор допускает большую погрешность (плюс/минус Vref/2^M+1), не влияющую на точность преобразования АЦП, его время срабатывания может быть существенно меньше 1 нс для современных субмикронных технологий, что и обеспечивает возможность использования такой схемы АЦП1.This ADC1 circuit allows you to almost halve the required number of comparators to reduce the chip area and power consumption. This is achieved at the cost of a small increase in the ADC1 conversion time by adding the response time of the preliminary conversion comparator. Since the additional comparator allows a large error (plus / minus Vref / 2 ^{M + 1} ) that does not affect the accuracy of the ADC conversion, its response time can be significantly less than 1 ns for modern submicron technologies, which makes it possible to use such an ADC1 circuit.

Важным блоком заявляемого АЦП, во многом определяющим его точность и быстродействие, является УВХ (SH) разностного сигнала входа АЦП и выходного напряжения ЦАП. Обычно в УВХ используют схемы на переключаемых конденсаторах с операционным усилителем, имеющие фазы выборки и хранения. Пример такой схемы с однократной выборкой за период тактового сигнала и компенсацией смещения нуля усилителя приведен на Фиг.9а. В фазе выборки (ключи 931а, 933а, 935а, 934b, 936b в проводящем состоянии, ключи 932а, 934а, 936а, 933b, 935b выключены) входной сигнал устанавливается на конденсаторе выборки 941а, а усилитель обнуляется с единичной обратной связью. При этом на выходах усилителя устанавливается напряжение, отличающееся от уровня сигнальной земли (или синфазного уровня для дифференциального сигнала) на смещение нуля усилителя. В фазе хранения (ключи 933а, 931а, 935а, 934b, 936b выключены, ключи 932а, 934а, 936а, 933b, 935b в проводящем состоянии) входы усилителя подключены к конденсаторам выборки, и на выходах усилителя формируется постоянное напряжение, соответствующее выбранному значению аналогового сигнала. Подобная схема выборки обеспечивает высокую точность, компенсируя смещение нуля усилителя, однако неэффективно использует усилитель в фазе выборки.An important unit of the claimed ADC, which largely determines its accuracy and speed, is the I / O (SH) of the difference signal of the input of the ADC and the output voltage of the DAC. Typically, CVCs use switched capacitor circuits with an operational amplifier that have sampling and storage phases. An example of such a circuit with a single sampling for the period of the clock signal and compensation of the zero offset of the amplifier is shown in Fig.9a. In the sampling phase (keys 931a, 933a, 935a, 934b, 936b in the conductive state, keys 932a, 934a, 936a, 933b, 935b are turned off), the input signal is installed on the sample capacitor 941a, and the amplifier is reset to unity feedback. At the same time, a voltage different from the signal ground level (or the common mode level for the differential signal) is set to the amplifier zero by a voltage offset. In the storage phase (switches 933a, 931a, 935a, 934b, 936b are turned off, keys 932a, 934a, 936a, 933b, 935b are in the conducting state), the amplifier inputs are connected to the sample capacitors, and a constant voltage is generated at the amplifier outputs corresponding to the selected value of the analog signal . Such a sampling scheme provides high accuracy by compensating for the zero offset of the amplifier, but inefficiently uses the amplifier in the sampling phase.

Известны схемы с двойной выборкой входного сигнала на независимых конденсаторах и попеременным подключением их к одному усилителю, например, патент США "Switched capacitor gain stage", №5574457, M. кл. Н03М 1/12, опубликованный 12 ноября 1996 г. В этой схеме усилитель в двух полупериодах тактового сигнала воспроизводит на выходе сигнал двух последовательных выборок, выполненных разными блоками переключаемых конденсаторов. При этом почти в два раза возрастает частота выборки, но отсутствует возможность компенсации смещения нуля усилителя, а также появляются дополнительные ошибки из-за рассогласования параметров двух блоков выборки, обусловленные ошибками согласования емкостей конденсаторов и сопротивлений ключей.Known circuits with double sampling of the input signal on independent capacitors and alternately connecting them to a single amplifier, for example, US patent "Switched capacitor gain stage", No. 5574457, M. cl. H03M 1/12, published November 12, 1996. In this circuit, an amplifier in two half-cycles of the clock signal reproduces the output signal of two consecutive samples made by different blocks of switched capacitors. At the same time, the sampling frequency almost doubles, but there is no possibility of compensating for the zero offset of the amplifier, and additional errors appear due to the mismatch of the parameters of the two sampling units due to errors in matching capacitor capacitances and key resistances.

На Фиг.9b приведена известная дифференциальная схема УВХ разностного сигнала входа АЦП и выходного напряжения ЦАП с использованием двойной выборки.Fig. 9b shows a well-known differential circuit of the I-V characteristic of the differential signal of the ADC input and the output voltage of the DAC using double sampling.

Схема включает 4 одинаковых блока переключаемых конденсаторов 921ар, 921bр и 921am, 921bm. Блоки 921ар, 921bр подключены к инвертирующему входу усилителя, а 921am, 921bm подключены к неинвертирующему входу усилителя. Состояние ключей блоков 921bp, 921bm на чертеже соответствует фазе выборки входного сигнала, при которой конденсаторы 941b, 942b подключены к входу АЦП (inp) и отключены от усилителя. Состояние ключей блоков 921ар, 921am соответствует фазе хранения, при которой конденсаторы 941а, 942а подключены к выходу ЦАП (dacp) и к входу и выходу усилителя 910. В этой фазе на выходе усилителя воспроизводится входной сигнал, выбранный в предшествующем полупериоде тактового сигнала блоками выборки 921ар, 921am. В следующем полупериоде тактового сигнала состояние всех ключей изменяется на противоположное: блоки 921ар, 921am выбирают входной сигнал, а блоки 921bp, 921bm, подключенные к усилителю, формируют выходной сигнал.The circuit includes 4 identical blocks of switched capacitors 921ar, 921br and 921am, 921bm. Blocks 921ar, 921bp are connected to the inverting input of the amplifier, and 921am, 921bm are connected to a non-inverting input of the amplifier. The state of the keys of the blocks 921bp, 921bm in the drawing corresponds to the sampling phase of the input signal, in which the capacitors 941b, 942b are connected to the ADC input (inp) and disconnected from the amplifier. The state of the keys of the blocks 921a, 921am corresponds to the storage phase, in which the capacitors 941a, 942a are connected to the output of the DAC (dacp) and to the input and output of the amplifier 910. In this phase, the input signal selected in the previous half-cycle of the clock signal by the sampling units 921ar is reproduced , 921am. In the next half-cycle of the clock signal, the state of all keys is reversed: blocks 921ar, 921am select the input signal, and blocks 921bp, 921bm connected to the amplifier form the output signal.

Для безошибочной работы АЦП при быстроизменяющемся входном сигнале необходимо, чтобы моменты выборки входного сигнала схемами выборки компараторов АЦП1 1050 и УВХ 1010 совпадали. Действительно, если за счет неодновременности моментов выборок УВХ и компараторов (при рассогласовании постоянных времени заряда емкостей конденсаторов выборки 1021 и 1051 через сопротивления ключей 1011,1015 и 1051, 1055) входной сигнал успеет измениться более чем на величину допустимой ошибки компараторов (Vref/2^M+1), то величину такой ошибки компараторов АЦП1 уже невозможно будет скорректировать. Например, для Vref=2 B, M=4 допустимая ошибка компараторов составляет всего 62 мВ, а при частоте входного сигнала 100 МГц для его изменения на половину допустимой ошибки (31 мВ) достаточно рассогласования моментов выборки всего на 0.05 нсек. Во избежание подобных ошибок необходимо, чтобы схемы выборки входного дифференциального сигнала компараторов АЦП1 были подобны схеме выборки УВХ разностного сигнала с пропорциональным уменьшением емкостей конденсаторов хранения и увеличением сопротивлений ключевых МОП транзисторов выборки в обеспечение равенства постоянных времени заряда емкостей конденсаторов выборки С(1061) (R(1055)+R(1051)) и C(1021) (R(1011)+R(1015)).For error-free operation of the ADC with a rapidly varying input signal, it is necessary that the sampling times of the input signal by the sampling circuits of the ADC1 1050 and UVX 1010 comparators coincide. Indeed, if due to the non-simultaneity of the moments of the SEC and comparator samples (when the charge time constants of the capacitors of the sample 1021 and 1051 are mismatched through the key resistances 1011, 1015 and 1051, 1055), the input signal will change by more than the value of the permissible error of the comparators (Vref / 2 ^{M +1} ), then the value of such an error of the ADC1 comparators will no longer be possible to correct. For example, for Vref = 2 B, M = 4, the permissible error of the comparators is only 62 mV, and at a frequency of the input signal of 100 MHz, to change it by half the permissible error (31 mV), it is sufficient to mismatch the sampling times by only 0.05 nsec. To avoid such errors, it is necessary that the sampling circuit of the input differential signal of the ADC1 comparators be similar to the sampling circuit of the differential current-voltage characteristic with a proportional decrease in the capacitances of the storage capacitors and an increase in the resistance of the key MOS transistors in the sample to ensure equality of the charge time constants of the capacitors of the sample capacitors C (1061) (R ( 1055) + R (1051)) and C (1021) (R (1011) + R (1015)).

В частном случае N-разрядного быстродействующего АЦП (N-M+1)-разрядный АЦП2 может быть выполнен по конвейерной архитектуре, приведенной на Фиг.11. Такой АЦП2 имеет (N-M-1) RSD (Redundant Signed Digit) каскадов 1110-1 - 1110-(N_M+1) с напряжениями на дифференциальных входах и выходах с синфазным уровнем Vcm2 и диапазоном изменения Vref2 от (Vcm2-Vref2/2) до (Vcm2+Vref2/2). Последний каскад параллельного 2-разрядного преобразования выполнен на 3 компараторах 1120. Каждый RSD каскад включает пару компараторов, выполняющих грубое аналого-цифровое преобразование входного сигнала каскада, и схему на переключаемых конденсаторах с дифференциальным усилителем, выполняющую функции выборки входного сигнала каскада и умножения его на 2, а также добавление к умноженному сигналу или вычитание из него опорного напряжения в соответствии с выходным кодом компараторов. В результате диапазон изменения выходного напряжения RSD каскада остается, как и для входного, равным Vref2.In the particular case of the N-bit high-speed ADC (N-M + 1) -bit ADC2 can be performed according to the pipelined architecture shown in Fig.11. Such ADC2 has (NM-1) RSD (Redundant Signed Digit) stages 1110-1 - 1110- (N_M + 1) with voltages at the differential inputs and outputs with a common-mode level Vcm2 and a range of Vref2 from (Vcm2-Vref2 / 2) to (Vcm2 + Vref2 / 2). The last cascade of parallel 2-bit conversion is performed on 3 comparators 1120. Each RSD cascade includes a pair of comparators performing a rough analog-to-digital conversion of the input signal of the cascade, and a circuit on switched capacitors with a differential amplifier, which performs the functions of sampling the input signal of the cascade and multiplying it by 2 , as well as adding or subtracting the reference voltage from the multiplied signal in accordance with the output code of the comparators. As a result, the range of variation of the output voltage of the RSD stage remains, as for the input, equal to Vref2.

На Фиг.12 представлен пример схемы дифференциального RSD каскада АЦП2, которая может быть использована в заявляемом АЦП.On Fig presents an example of a differential circuit RSD cascade ADC2, which can be used in the inventive ADC.

Приведенная схема дифференциального RSD каскада включает делитель на переключаемых конденсаторах входного опорного напряжения (Vrefp2-Vrefm2), равного (Vref/2^M-P-1), на фактор (2^P/F) для получения опорного напряжения Vref2, равного F·(Vref/2^M-1).The above scheme of the differential RSD cascade includes a divider on switched capacitors of the input reference voltage (Vrefp2-Vrefm2) equal to (Vref / 2 ^MP-1 ) by a factor (2 ^P / F) to obtain the reference voltage Vref2 equal to F · (Vref / 2 ^M-1 ).

RSD каскад включает дифференциальный усилитель 1210 с двумя идентичными блоками 1220а и 1220b переключаемых конденсаторов, реализующих за период тактового сигнала двойную выборку дифференциального входного сигнала, усиление его в два раза и, при необходимости, добавление к нему или вычитание из него опорного напряжения Vref2 так, чтобы усиленный выходной сигнал сохранял диапазон изменения входного сигнала Vref2 от (Vcm2-Vref2/2) до (Vcm2+Vref2/2). RSD каскад также включает пару компараторов 1280, фиксирующих превышение дифференциальным входным сигналом установленных положительного и отрицательного пороговых уровней, и блок управления 1270 ключами 1238, 1248, 1239, 1249, 1240, управляющий коммутацией конденсаторов выборки 1251, 1261 к опорным входам refp2, refm2 или друг к другу для реализации операций суммирования или вычитания опорного напряжения. Функция деления входного опорного напряжения на фактор (2^P/F) реализуется дифференциальным делителем на конденсаторах 1251, 1253, 1261, 1263, коммутируемых ключами 1231, 1233, 1237, 1238, 1239, 1240, 1249, 1248, 1241, 1243, 1247.The RSD stage includes a differential amplifier 1210 with two identical switching capacitor blocks 1220a and 1220b that realize a double sampling of the differential input signal during a clock period, doubling it and, if necessary, adding or subtracting the reference voltage Vref2 from it so that the amplified output signal kept the range of the input signal Vref2 from (Vcm2-Vref2 / 2) to (Vcm2 + Vref2 / 2). The RSD cascade also includes a pair of comparators 1280, fixing the differential input signal exceeding the set positive and negative threshold levels, and a control unit 1270 keys 1238, 1248, 1239, 1249, 1240, which controls the switching of sample capacitors 1251, 1261 to the reference inputs refp2, refm2 or each to a friend to implement the operations of summing or subtracting the reference voltage. The function of dividing the input reference voltage by a factor (2 ^P / F) is implemented by a differential divider on capacitors 1251, 1253, 1261, 1263, switched by switches 1231, 1233, 1237, 1238, 1239, 1240, 1249, 1248, 1241, 1243, 1247.

Коэффициент деления делителя: (С1251+С1253)/С1251=(С1261+С1263)/С1261=2^P/F.The division ratio of the divider: (C1251 + C1253) / C1251 = (C1261 + C1263) / C1261 = 2 ^P / F.

Функция двукратного усиления входного сигнала реализуется переключением конденсаторов 1251, 1253, 1261, 1263 с входа на опорные уровни Vrefp, Vrefm, Vcm, a конденсаторов 1252, 1262 с входа на выход каскада при емкости конденсатора 1252, равной сумме емкостей конденсаторов 1251, 1253, и емкости 1262, равной сумме емкостей 1261, 1263.The function of double amplification of the input signal is realized by switching capacitors 1251, 1253, 1261, 1263 from the input to the reference levels Vrefp, Vrefm, Vcm, and the capacitors 1252, 1262 from the input to the output of the cascade with the capacitor 1252 equal to the sum of the capacitances 1251, 1253, and capacity 1262, equal to the sum of capacities 1261, 1263.

Состояние ключей RSD каскада, изображенного на Фиг.12, соответствует фазе выборки входного сигнала блоком переключаемых конденсаторов 1220а, в которой ключи 1231, 1232, 1233, 1235, 1241, 1242, 1243, 1245 находятся в проводящем состоянии, а ключи 1236, 1237, 1238, 1239, 1240, 1249, 1248, 1247, 1246 выключены. В фазе хранения состояния всех ключей изменяются на противоположные.The state of the RSD keys of the cascade shown in Fig. 12 corresponds to the phase of sampling the input signal by the switching capacitor unit 1220a, in which the keys 1231, 1232, 1233, 1235, 1241, 1242, 1243, 1245 are in the conductive state, and the keys 1236, 1237, 1238, 1239, 1240, 1249, 1248, 1247, 1246 are off. In the storage phase, the states of all keys are reversed.

Схему RSD каскада без делителя опорного напряжения можно получить упрощением приведенного RSD каскада с делителем, исключая конденсаторы 1253, 1263 и ключи 1233, 1237, 1243, 1247.An RSD circuit without a voltage divider can be obtained by simplifying the RSD cascade with a divider, excluding capacitors 1253, 1263 and switches 1233, 1237, 1243, 1247.

По крайней мере, усилители и компараторы RSD каскадов АЦП2 выполнены на низковольтных транзисторах с напряжением питания Vdd2. Ключи умножающего ЦАП и схемы выборки входного сигнала каскада могут быть выполнены как на низковольтных, так и на высоковольтных транзисторах, выбираемых оптимальным образом с учетом величины низковольтного и высоковольтного питания и характеристик низковольтных и высоковольтных транзисторов.At least, the amplifiers and comparators of the RSD cascades of the ADC2 are made on low-voltage transistors with a supply voltage of Vdd2. The keys of the multiplying DAC and the sampling circuit of the input signal of the cascade can be performed on both low-voltage and high-voltage transistors, which are optimally selected taking into account the magnitude of the low-voltage and high-voltage power supply and the characteristics of low-voltage and high-voltage transistors.

В блоке формирования выходного кода и коррекции ошибок АЦП2 1130 из 1.5 разрядных кодов двух компараторов каждого RSD каскада формируется один из (N-M-1) разрядов выходного кода и еще два разряда дает последний каскад параллельного преобразования. Избыточные 0.5 разряда каждого RSD каскада используют для цифровой коррекции ошибок компараторов. Избыточный (N-M+1) выходной код АЦП2 используют далее для коррекции ошибок преобразования АЦП1.In the block for generating the output code and ADC2 1130 error correction, one of the (N-M-1) bits of the output code is formed from 1.5 bit codes of two comparators of each RSD stage and two more bits give the last stage of the parallel conversion. Excessive 0.5 bits of each RSD cascade is used for digital error correction of comparators. The excess (N-M + 1) ADC2 output code is then used to correct ADC1 conversion errors.

Для АЦП с разрядностью, не превышающей 12, и реализуемых на технологиях 0.09-0.15 мкм, с напряжениями питания периферийных схем Vdd=2.5-3.3 B и низковольтного ядра Vdd2=1.2 В можно обрабатывать входной сигнал в диапазоне, например, 2 В при Vref=2 В. При этом оптимальный диапазон аналогового сигнала операционных усилителей и компараторов, выполняемых на низковольтных транзисторах с пороговыми напряжениями 0.3 В, составляет не более (0.3-0.8) В. Для обеспечения оптимального режима работы усилителя УВХ разностного сигнала входа АЦП и выходного напряжения ЦАП и усилителей и компараторов АЦП2 выбирают Vcm2=0.5 В, М=4, F=1 так, чтобы обеспечить Vref2=0.25 В меньший 0.5 В (см. Фиг.7с). При этом на входе УВХ разностного сигнала обеспечивается диапазон изменения разностного сигнала входа АЦП и выходного напряжения ЦАП от 0.375 В до 0.625 В, и при единичном усилении УВХ разностного сигнала обеспечится такой же диапазон входного напряжения АЦП2.For ADCs with a resolution of no more than 12 and implemented on technologies 0.09-0.15 μm, with peripheral supply voltages Vdd = 2.5-3.3 V and low-voltage core Vdd2 = 1.2 V, you can process the input signal in the range, for example, 2 V at Vref = 2 V. In this case, the optimal range of the analog signal of operational amplifiers and comparators running on low-voltage transistors with threshold voltages of 0.3 V is not more than (0.3-0.8) V. To ensure the optimal operation of the amplifier, the I / O amplifier of the differential signal of the ADC input and the output voltage of the DAC and gain The amplifiers and comparators of ADC2 select Vcm2 = 0.5 V, M = 4, F = 1 so as to provide Vref2 = 0.25 V less than 0.5 V (see Fig. 7c). At the same time, at the input of the UVC of the difference signal, the range of the difference of the difference signal of the input of the ADC and the output voltage of the DAC from 0.375 V to 0.625 V is provided, and with a single gain of the UVC of the difference signal, the same range of the input voltage of the ADC2 is provided.

Для АЦП с разрядностью 12 и более, реализуемых на тех же технологиях, целесообразно для повышения точности резистивного делителя увеличить М до 5 и выбрать F=2 так, чтобы обеспечить те же Vcm2=0.5 В и Vret2=0.25 В и диапазон входного напряжения АЦП2 от 0.375 В до 0.625 В при 2-кратном усилении устройства выборки и хранения разностного сигнала.For ADC with a resolution of 12 or more, implemented on the same technologies, it is advisable to increase the accuracy of the resistive divider to increase M to 5 and choose F = 2 so as to ensure the same Vcm2 = 0.5 V and Vret2 = 0.25 V and the input voltage range of the ADC2 from 0.375 V to 0.625 V at 2-fold amplification of the device for sampling and storing the difference signal.

Варианты схем источников низковольтного дифференциального опорного напряжения для заявляемого АЦП приведены на Фиг.13.Variants of circuits of sources of low-voltage differential reference voltage for the claimed ADC are shown in Fig.13.

Простейшая схема источника опорного напряжения, заявляемая по п.9 Формулы (Фиг.13а), выполнена с использованием соответствующих отводов резистивного делителя 1310 АЦП1. Отводы делителя 1321 и 1322 с напряжениями (Vcm2+Vref2/2) и (Vcm2-Vref2/2) являются соответственно положительным refp2 и отрицательным refm2 выходами источника дифференциального опорного напряжения АЦП2 с напряжением Vref2, равным F·(Vref/2^M-1), а отвод 1323 с напряжением Vcm2, равным (Vref2/2^M-P), где Р - целое число, меньшее М-1, является выходом источника, обеспечивающим синфазный уровень сигналов устройства выборки и АЦП2. Поскольку схемы на переключаемых конденсаторах, подключенные к источнику опорного напряжения, производят значительный шум, к выходам источника опорного напряжения должны быть подключены фильтрующие конденсаторы 1330.The simplest circuit of the reference voltage source, as claimed by claim 9 of the Formula (Fig. 13a), is made using the corresponding taps of the resistive divider 1310 ADC1. The taps of the divider 1321 and 1322 with voltages (Vcm2 + Vref2 / 2) and (Vcm2-Vref2 / 2) are respectively positive refp2 and negative refm2 outputs of the differential reference voltage source ADC2 with voltage Vref2 equal to F · (Vref / 2 ^M-1 ) and tap 1323 with a voltage Vcm2 equal to (Vref2 / 2 ^MP ), where P is an integer less than M-1, is a source output that provides a common-mode signal level for the sampling device and ADC2. Since switching capacitor circuits connected to the reference voltage source produce significant noise, filter capacitors 1330 must be connected to the outputs of the reference voltage source.

Более сложная схема источника опорного напряжения, заявляемая по п.10 Формулы (Фиг.13b), также выполнена с использованием соответствующих отводов резистивного делителя 1310 АЦП1. Однако здесь отводы делителя 1321, 1322, 1323 с напряжениями (Vcm2+Vref2/2), (Vcm2-Vref2/2) и Vcm2 подключены к входам буферных операционных усилителей 1340 с единичным усилением, выходы которых являются соответственно положительным refp2, отрицательным refm2 и синфазным сm2 выходами 1351, 1352, 1353 источника дифференциального опорного напряжения АЦП2 с напряжением Vref2, равным F·(Vref/2^M-1).A more complex circuit of the reference voltage source, as claimed in claim 10 of the Formula (Fig.13b), is also made using the corresponding taps of the resistive divider 1310 ADC1. However, here the taps of the divider 1321, 1322, 1323 with voltages (Vcm2 + Vref2 / 2), (Vcm2-Vref2 / 2), and Vcm2 are connected to the inputs of the unit-amplification buffer operational amplifiers 1340, the outputs of which are respectively positive refp2, negative refm2, and common mode cm2 outputs 1351, 1352, 1353 of the differential reference voltage source of the ADC2 with a voltage Vref2 equal to F · (Vref / 2 ^M-1 ).

Быстродействующие буферные усилители 1340 с низким выходным сопротивлением обеспечивают быстрое установление напряжений на выходах опорного источника и заменяют фильтрующие конденсаторы с большими емкостями, которые сложно реализовать в кристалле из-за чрезмерной площади. При этом могут быть оставлены фильтрующие конденсаторы небольшой емкости, размещаемые в кристалле АЦП.High-performance, low-impedance 1340 buffer amplifiers provide fast voltage sensing at the outputs of the reference source and replace filter capacitors with large capacitances that are difficult to realize in the crystal due to excessive area. In this case, filtering capacitors of small capacity placed in the ADC chip can be left.

Данная схема опорного источника не требует внешних конденсаторов, но вносит дополнительную ошибку формирования опорного напряжения за счет смещения нуля буферных усилителей, а также увеличивает потребляемую мощность и размеры кристалла АЦП. Отметим, что смещение нуля буферных усилителей, а попутно и некоторые другие ошибки АЦП могут быть скорректированы подстройкой смещения нуля усилителя (блок 1360), что реализуется схемой калибровки выходного напряжения дифференциального источника опорного напряжения АЦП2, заявляемой по п.13, 14 Формулы.This reference source circuit does not require external capacitors, but introduces an additional error in the formation of the reference voltage due to the zero offset of the buffer amplifiers, and also increases the power consumption and the size of the ADC chip. Note that the zero offset of the buffer amplifiers, as well as some other ADC errors, can be corrected by adjusting the zero offset of the amplifier (block 1360), which is implemented by the calibration circuit of the output voltage of the differential voltage source of the reference voltage ADC2, as claimed in Claim 13, 14.

Схема источника опорного напряжения АЦП2, заявляемая по п.11 Формулы и приведенная на Фиг.13с, позволяет исключить один буферный усилитель за счет использования для формирования опорных уровней отвода делителя с напряжением 2Vcm2 и отрицательного вывода источника Vref (земли), не требующего буферизации. При этом необходимо привести напряжение 2Vcm2, равное (Vref2/2^M-P-1), дифференциального выхода источника к требуемому опорному напряжению Vref2, равному F·(Vref/2^M-1), делением на фактор (2^P/F) переключаемыми конденсаторами.The circuit of the ADC2 reference voltage source, claimed according to claim 11 of the Formula and shown in Fig.13c, allows to exclude one buffer amplifier due to the use of a 2Vcm2 divider and the negative output of the Vref (ground) source, which does not require buffering, to form reference levels of tap. In this case, it is necessary to bring the voltage 2Vcm2 equal to (Vref2 / 2 ^MP-1 ) of the differential output of the source to the required reference voltage Vref2 equal to F · (Vref / 2 ^M-1 ), dividing by the factor (2 ^P / F) switchable capacitors.

Схема источника опорного напряжения АЦП2, заявляемая по п.12 Формулы и приведенная на Фиг.13d, позволяет исключить еще один буферный усилитель в случае, если напряжение 2Vcm2 равно напряжению синфазного уровня входного сигнала АЦП Vcm=Vref/2. В этом случае доступно использование внешнего фильтрующего конденсатора 1330 на выводе Vcm и буферный усилитель на выходе 1325 источника refp2 может быть исключен. В этой схеме источника опорного напряжения АЦП2 требуется только один буферный усилитель 1340 на выходе 1373 синфазного уровня сm2 источника. Отметим, что смещение нуля этого усилителя не влияет на точностные характеристики АЦП, определяемые точностью формирования напряжения Vref2 из Vref.The ADC2 reference voltage source circuit claimed in claim 12 of the Formula and shown in Fig.13d allows one more buffer amplifier to be excluded if the voltage 2Vcm2 is equal to the common-mode voltage of the ADC input signal Vcm = Vref / 2. In this case, it is possible to use an external filtering capacitor 1330 at the Vcm pin and a buffer amplifier at the output 1325 of the refp2 source can be excluded. In this circuit, the ADC2 reference voltage source requires only one buffer amplifier 1340 at the output 1373 of the common-mode level cm2 of the source. Note that the zero offset of this amplifier does not affect the accuracy characteristics of the ADC, determined by the accuracy of the voltage generation Vref2 from Vref.

На Фиг.14 приведена структурная схема калибровки выходного напряжения дифференциального источника опорного напряжения по п.13, 14 Формулы.On Fig shows a structural diagram of the calibration of the output voltage of the differential source of the reference voltage according to item 13, 14 of the Formula.

Необходимость калибровки выходного напряжения опорного источника обусловлена наличием нижеизложенных источников погрешностей, приводящих к интегральной и дифференциальной нелинейности и ошибкам полной шкалы АЦП:The need to calibrate the output voltage of the reference source is due to the presence of the following error sources, leading to integral and differential nonlinearity and errors of the full ADC scale:

- погрешность резистивного делителя ЦАП, используемого для формирования опорного напряжения Vref2, приводящая к ошибке отношения Vref2/Vref;- the error of the resistive divider of the DAC used to form the reference voltage Vref2, leading to an error in the ratio Vref2 / Vref;

- погрешность формирования Vref2 буферными усилителями (при их использовании) из-за смещения нуля буферными усилителями;- the error in the formation of Vref2 by buffer amplifiers (when used) due to a zero offset by buffer amplifiers;

- погрешность формирования Vref2 делением на переключаемых конденсаторах (при использовании деления);- the error in the formation of Vref2 by division on switched capacitors (when using division);

- погрешности коэффициентов усиления устройства выборки и RSD каскадов АЦП2, связанные с погрешностями согласования емкостей конденсаторов и конечным усилением усилителей.- errors in the amplification factors of the sampling device and RSD stages of the ADC2 associated with errors in matching capacitor capacities and the final amplification of amplifiers.

Заявляемая по п.13, 14 Формулы схема калибровки предназначена для практически полного устранения погрешностей преобразования АЦП, связанных с тремя первыми источниками погрешностей, и уменьшения влияния четвертого источника погрешности в части погрешностей усиления устройства выборки и первого RSD каскада АЦП2.The calibration scheme of claim 13, 14 of the Formula is intended to almost completely eliminate ADC conversion errors associated with the first three sources of error, and to reduce the influence of the fourth error source in terms of gain errors of the sampling device and the first RSD stage of the ADC2.

Схема калибровки выходного напряжения дифференциального источника опорного напряжения включает компаратор калибровки 1440, сравнивающий выходное напряжение последнего RSD каскада АЦП2 1432 с напряжением Vref2, ключи 1480 (1481, 1482, 1483, 1484), последовательно подключающие к дифференциальным входам УВХ разностного сигнала 1420, по крайней мере, одну пару отводов резистивного делителя 1410 АЦП1/ЦАП с дифференциальным напряжением, кратным Vref2 (ключами 1481, 1484), а к дифференциальным выходам ЦАП, по крайней мере, одну пару отводов резистивного делителя с дифференциальным напряжением на Vref2 меньшим (ключами 1482, 1483), калибровочный ЦАП 1460, управляющий смещением нуля буферного усилителя 1471 источника опорного напряжения 1470 АЦП2 1430 и блок управления калибровкой 1450.The calibration circuit of the output voltage of the differential reference voltage source includes a calibration comparator 1440, comparing the output voltage of the last RSD stage of the ADC2 1432 with the voltage Vref2, switches 1480 (1481, 1482, 1483, 1484), connected in series to the differential inputs of the UVC differential signal 1420, at least , one pair of taps of the resistive divider 1410 ADC1 / DAC with a differential voltage multiple of Vref2 (keys 1481, 1484), and to the differential outputs of the DAC, at least one pair of taps of the resistive divider with differential cial voltage Vref2 on smaller (keys 1482, 1483), the calibration DAC 1460, control offset zero of the buffer amplifier 1471 of the reference voltage source 1470 ADC2 1430 and 1450 calibration control unit.

Важной особенностью заявляемой схемы калибровки является компаратор калибровки 1440, введенный для сравнения выходного напряжения последнего RSD каскада АЦП2 с напряжением Vref2 с необходимой для целей калибровки точностью, например 1/8 единицы младшего разряда АЦП (ЕМР), что составляет Vref2/16 по величине дифференциального сигнала на выходе последнего RSD каскада.An important feature of the proposed calibration scheme is a calibration comparator 1440, introduced to compare the output voltage of the last RSD stage of the ADC2 with the voltage Vref2 with the accuracy necessary for calibration purposes, for example, 1/8 of the least significant bit of the ADC (EMP), which is Vref2 / 16 in terms of the differential signal at the output of the last RSD cascade.

Отметим, что для идеального АЦП коэффициент усиления устройства выборки F должен быть целым числом (1 или 2), однако в случае его небольшого отклонения от целого числа это отклонение может быть компенсировано соответствующим изменением опорного напряжения Vref2 подстройкой напряжения смещения буферного усилителя.Note that for an ideal ADC, the gain of the sampling device F should be an integer (1 or 2), however, if it deviates slightly from an integer, this deviation can be compensated by a corresponding change in the reference voltage Vref2 by adjusting the bias voltage of the buffer amplifier.

Заявляемая схема калибровки работает в соответствии со способами калибровки опорного напряжения АЦП2, заявляемыми по п.15, 16, 17 Формулы.The inventive calibration scheme works in accordance with the methods for calibrating the reference voltage of the ADC2, as claimed in paragraph 15, 16, 17 of the Formula.

В соответствии со способом п.15 Формулы во время выделенного периода калибровки к дифференциальным входам УВХ разностного сигнала 1420 (Фиг.14) последовательно подключают пару отводов резистивного делителя 1410 АЦП1 с дифференциальным напряжением, кратным Vref2 (например, отводов с напряжениями (Vcm+Vref2/2) и (Vcm-Vref2/2) ключами 1481 и 1484), а к дифференциальным выходам ЦАП пару отводов с дифференциальным напряжением, на Vref2 меньшим (например, Vcm и Vcm ключами 1482 и 1483), проводят выборку входного сигнала на УВХ и преобразование на АЦП2 1430. Проводят методом последовательного приближения под управлением блока калибровки 1450 подстройку смещения нуля буферного усилителя 1471 опорного источника 1470 калибровочным ЦАП 1460 до достижения минимальной разности Vref2 и дифференциального напряжения на выходе последнего RSD каскада 1432, фиксируемой компаратором калибровки 1440. Запоминают цифровой код калибровочного ЦАП 1460 и используют его в режиме нормальной работы АЦП для поддержания смещения нуля буферного усилителя 1471, требуемого для обеспечения достигнутой при калибровке минимальной погрешности выходного напряжения последнего RSD каскада АЦП2 и соответственно минимальной погрешности преобразования всего АЦП.In accordance with the method of clause 15 of the Formula, during the selected calibration period, a pair of taps of the resistive divider 1410 ADC1 with a differential voltage multiple of Vref2 (for example, taps with voltages (Vcm + Vref2 / 2) and (Vcm-Vref2 / 2) with keys 1481 and 1484), and to the differential outputs of the DAC, a pair of taps with a differential voltage, at Vref2 smaller (for example, Vcm and Vcm with keys 1482 and 1483), select the input signal to the I / O and conversion on ADC2 1430. Conducted by the sequential method the approximate approximation under the control of the calibration unit 1450, adjusting the zero offset of the buffer amplifier 1471 of the reference source 1470 by the calibration DAC 1460 to achieve the minimum difference Vref2 and the differential voltage at the output of the last RSD stage 1432 fixed by the calibration comparator 1440. The digital code of the calibration DAC 1460 is stored and used in the mode normal operation of the ADC to maintain the zero bias of the buffer amplifier 1471, required to ensure the minimum output voltage error achieved during calibration the last RSD stage of the ADC2 and, accordingly, the minimum conversion error of the entire ADC.

Недостатком описанного способа является зависимость напряжения на выходе последнего RSD каскада от смещения нуля усилителей устройства выборки и RSD каскадов АЦП2, поэтому он применим только при наличии автокомпенсации смещения нуля указанных усилителей.The disadvantage of the described method is the dependence of the voltage at the output of the last RSD cascade on the zero offset of the amplifiers of the sampling device and RSD stages of the ADC2, therefore it is applicable only in the presence of auto-compensation of the zero offset of these amplifiers.

Отмеченный недостаток устранен в способе калибровки опорного напряжения АЦП2, заявляемом по п.16 Формулы.The noted drawback is eliminated in the method of calibrating the reference voltage of the ADC2, as claimed in clause 16 of the Formula.

В соответствии со способом п.16 Формулы проводят две калибровки для пары дифференциальных входных напряжений одинаковой амплитуды и противоположной полярности, определяют средний цифровой код из цифровых кодов калибровочного ЦАП для дифференциальных входных напряжений разной полярности и подают полученный средний цифровой код на вход калибровочного ЦАП. Как можно видеть, в этом случае смещение нуля усилителей уже не повлияет на результат калибровки.In accordance with the method of clause 16, the Formulas carry out two calibrations for a pair of differential input voltages of the same amplitude and opposite polarity, determine the average digital code from the digital codes of the calibration DAC for differential input voltages of different polarity, and submit the resulting average digital code to the input of the calibration DAC. As you can see, in this case, the zero offset of the amplifiers will no longer affect the calibration result.

Недостатками описанных способов является неполная компенсация погрешности резистивного делителя АЦП1/ЦАП, так как для калибровки используется напряжение, снимаемое только с двух (для дифференциального входного напряжения) сегментов резистивного делителя, с присущей им случайной и систематической погрешностью согласования суммы их сопротивлений с сопротивлением всего делителя (в том числе и нелинейности делителя из-за зависимости сопротивления резисторов от напряжения относительно подложки).The disadvantages of the described methods is the incomplete compensation of the error of the ADC1 / DAC resistive divider, since the voltage used is used to calibrate only two (for differential input voltage) segments of the resistive divider, with the random and systematic error of matching the sum of their resistances with the resistance of the entire divider ( including the nonlinearity of the divider due to the dependence of the resistance of the resistors on the voltage relative to the substrate).

Этот недостаток также частично или полностью устраняется в способе калибровки опорного напряжения АЦП2, заявляемым по п.17 Формулы.This disadvantage is also partially or completely eliminated in the method of calibrating the reference voltage of the ADC2, as claimed in clause 17 of the Formula.

В соответствии со способом п.17 Формулы проводят калибровки для двух или более пар дифференциальных входных напряжений с разными амплитудами, причем дифференциальные входные напряжения каждой пары имеют одинаковые амплитуды и противоположные полярности. Определяют средний цифровой код всех цифровых кодов калибровочного ЦАП для каждого дифференциального входного напряжения и подают полученный усредненный цифровой код на вход калибровочного ЦАП.In accordance with the method of claim 17, the Formulas calibrate for two or more pairs of differential input voltages with different amplitudes, the differential input voltages of each pair having the same amplitudes and opposite polarities. The average digital code of all the digital codes of the calibration DAC is determined for each differential input voltage, and the resulting average digital code is supplied to the input of the calibration DAC.

Следует отметить, что процесс аналого-цифрового преобразования входного напряжения УВХ при калибровке можно проводить как на рабочей, так и на пониженной частоте, причем во втором случае точность калибровки повышается.It should be noted that the process of analog-to-digital conversion of the input voltage of the CVC during calibration can be carried out both at the operating and at a reduced frequency, and in the second case, the calibration accuracy increases.

Можно также повысить точность калибровки использованием многократных циклов преобразования с усреднением получаемых кодов ЦАП калибровки.Calibration accuracy can also be improved by using multiple conversion cycles by averaging the resulting DAC calibration codes.

Буферные усилители источника опорного напряжения АЦП2 должны иметь высокое быстродействие и одновременно высокую стабильность смещения нуля в диапазоне температур и напряжений питания. Для устранения необходимости перекалибровки при изменении температуры и напряжения питания может быть использован дополнительный прецизионный (медленный и маломощный) усилитель с высокой стабильностью смещения нуля для компенсации нестабильного смещения нуля буферного усилителя. В этом случае калибровку проводят подстройкой смещения нуля этого дополнительного прецизионного усилителя.The buffer amplifiers of the ADC2 reference voltage source should have high speed and at the same time high stability of zero bias in the temperature and supply voltage range. To eliminate the need for recalibration when the temperature and supply voltage change, an additional precision (slow and low-power) amplifier with high stability of zero offset can be used to compensate for the unstable zero offset of the buffer amplifier. In this case, the calibration is carried out by adjusting the zero offset of this additional precision amplifier.

В таблице 1 приведено сравнение характеристик заявляемого по п.1, 2, 3, 6, 7, 12 Формулы 12-разрядного АЦП, включающего 4-разрядный АЦП1, 9-разрядный конвейерный АЦП2 и устройство выборки с единичным усилением, с известными конвейерными АЦП при их реализации на технологии, подобной 0.13 мкм технологии фирмы TSMC.Table 1 shows a comparison of the characteristics claimed according to claim 1, 2, 3, 6, 7, 12 Formulas of a 12-bit ADC, including a 4-bit ADC1, 9-bit conveyor ADC2 and a sampling device with unit gain, with known conveyor ADCs with their implementation on a technology similar to 0.13 μm TSMC technology.

Таблица 1.Table 1. Сравнительные характеристики заявляемого и известных АЦПComparative characteristics of the claimed and known ADCs Характеристика АЦП и его блоковCharacterization of the ADC and its blocks Заявляемый АЦПThe inventive ADC Известные АЦП (с использованием 1.5 разрядных RSD)Known ADCs (using 1.5 bit RSD) ПрототипPrototype Конвейерный АЦПConveyor ADC Разрядность АЦП, битBit ADC, bit 1212 1212 1212 1212 Напряжения питания, Vdd (Vdd2), ВSupply voltage, Vdd (Vdd2), V 2.5(1.2)2.5 (1.2) 2.52.5 1.21.2 2.52.5 Минимальная длина каналов МОП транзисторов, мкмThe minimum channel length of the MOS transistors, microns 0.28 (0.13)0.28 (0.13) 0.280.28 0.130.13 0.280.28 Разрядность АЦП1, N, битBit ADC1, N, bit 4four 4four -- -- Количество RSD каскадов, N_RSD Number of RSD cascades, N _RSD 7+1(SH)=87 + 1 (SH) = 8 77 1010 1010 Дифференциальное напряжениеDifferential voltage 2.02.0 2.02.0 0.50.5 1.41.4 опорного источника, Vref, Вreference source, Vref, V (2.0-0)(2.0-0) (2.0-0)(2.0-0) (0.85-0.35)(0.85-0.35) (1.9-0.5)(1.9-0.5) Дифференциальное напряжениеDifferential voltage 0.250.25 1.01.0 -- -- опорного источника АЦП2, Vref2, Вreference source ADC2, Vref2, V (0.625-0.375)(0.625-0.375) (1.5-0.5)(1.5-0.5) Синфазное напряжение опорного источникаCommon-mode voltage of the reference source 1.01.0 1.01.0 0.60.6 1.21.2 АЦП (АЦП2), Vcm (Vcm2), ВADC (ADC2), Vcm (Vcm2), V (0.5)(0.5) (1.0)(1.0) -- -- Минимальная емкость конденсаторов выборки (оценка по уровню напряжения шума 0.7 ЕМР), пФMinimum capacitance of sample capacitors (estimated by noise voltage level 0.7 EMR), pF 2×0.22 × 0.2 2×0.22 × 0.2 2×0.82 × 0.8 2×0.32 × 0.3 Максимальная частота выборки, Fs, (при токе потребления 4 мА), млн. выборок/секMaximum sampling frequency, Fs, (at a consumption current of 4 mA), million samples / sec 150150 110110 7070 8080 Потребляемая мощность всех RSD каскадов (P=Vdd(2) (I_RSD) (N_RSD)), мВтPower consumption of all RSD stages (P = Vdd (2) (I _RSD ) (N _RSD )), mW 1.2×4×8=381.2 × 4 × 8 = 38 2.5×4×7=702.5 × 4 × 7 = 70 1.2×4×10=481.2 × 4 × 10 = 48 2.5×4×10=1002.5 × 4 × 10 = 100 Ошибка выходного напряжения RSD каскада (из-за ошибок усиления и установления), Error, мВError of the output voltage of the RSD stage (due to amplification and establishment errors), Error, mV 0.30.3 0.50.5 0.60.6 1.01.0 Динамический диапазон АЦП, DR, дБ (DR=Vinfs/Error)Dynamic Range ADC, DR, dB (DR = Vinfs / Error) 82.582.5 7272 64.464.4 68.968.9 Фактор качества: Fs(DR/P)Quality Factor: Fs (DR / P) 326326 116116 9494 5555 Относительная оценка площадиRelative Area Estimation - RSD каскадов- RSD cascades 7×1=87 × 1 = 8 7×2=147 × 2 = 14 10×1=1010 × 1 = 10 10×2=2010 × 2 = 20 - всего АЦП (АЦП1+АЦП2)- total ADC (ADC1 + ADC2) 3+8=113 + 8 = 11 5+14=195 + 14 = 19 0+10=100 + 10 = 10 0+20=200 + 20 = 20 Примечания:
1. Параметры Fs и Error получены моделированием схем устройства выборки и RSD каскада, приведенных на Фиг.11а и 15, при однократной выборке входного сигнала и токе потребления усилителя 4.0 мА.
2. В RSD каскадах каждого АЦП использованы конденсаторы выборки с величиной емкости, рассчитанной из оценки эквивалентного напряжения входного шума на уровне 0.7 единицы младшего разряда (ЕМР) этого АЦП.Notes:
1. The parameters Fs and Error were obtained by modeling the circuits of the sampling device and the RSD cascade shown in Figs. 11a and 15, with a single sampling of the input signal and the current consumption of the amplifier 4.0 mA.
2. In the RSD stages of each ADC, sample capacitors with a capacitance value calculated from an estimate of the equivalent input noise voltage of 0.7 units of the least significant digit (EMR) of this ADC are used. 3. При оценке площади RSD каскадов площадь низковольтных каскадов принята за 1, а площадь высоковольтных каскадов с увеличенной в 2.15 раз длиной канала МОП транзисторов оценена как 2.
4. При расчете динамического диапазона DR для всех АЦП, кроме прототипа, диапазон изменения дифференциального входного сигнала Vinfs равен 2Vref, а для АЦП по прототипу дифференциальный входной сигнал имеет уменьшенную в два раза амплитуду, равную Vref.
5. При расчете потребляемой мощности ток потребления компараторов не учитывался, так как он существенно меньше тока усилителей устройства выборки и RSD каскадов.3. When assessing the area of RSD cascades, the area of low-voltage cascades is taken as 1, and the area of high-voltage cascades with a channel length of MOS transistors increased by 2.15 times is estimated as 2.
4. When calculating the dynamic range of DR for all ADCs, except for the prototype, the range of variation of the differential input signal Vinfs is 2Vref, and for the ADC according to the prototype, the differential input signal has a twice reduced amplitude equal to Vref.
5. When calculating the power consumption, the current consumption of the comparators was not taken into account, since it is significantly less than the current of the amplifiers of the sampling device and RSD cascades.

Из приведенных данных видно, что заявляемый АЦП позволяет существенно улучшить обобщенный фактор качества, равный произведению частоты выборки на динамический диапазон, поделенному на потребляемую мощность, а также уменьшить площадь кристалла АЦП.From the above data it is seen that the claimed ADC can significantly improve the generalized quality factor equal to the product of the sampling frequency and the dynamic range divided by the power consumption, as well as reduce the area of the ADC chip.

Таким образом, заявляемый АЦП обладает новизной, может быть реализован и позволяет существенно улучшить быстродействие и снизить потребляемую мощность и погрешность преобразования интегральных АЦП, а также уменьшить площадь их кристалла.Thus, the inventive ADC has novelty, can be implemented and can significantly improve performance and reduce power consumption and conversion error of integrated ADCs, as well as reduce the area of their crystal.

Claims

1. A high-speed analog-to-digital converter (ADC), including an M-bit ADC1 with a series resistive divider and an M-bit digital-to-analog converter (DAC), the input of which receives the result of the ADC1 conversion connected to a Vref reference source with a common-mode level Vcm, a sampling device and storage (I / O) of the difference signal of the ADC input and the output voltage of the DAC with a gain of F, and the output of the I / O signal is fed to the input of the ADC2 with a differential reference voltage Vref2 less than Vref, and the output code of the ADC P2 enters the ADC1 digital error correction block and the ADC output code, characterized in that the M-bit DAC includes two groups of keys that connect to the differential DAC outputs a selected pair of symmetrically arranged taps of the series resistive divider, the output voltage of the CVC and the differential reference voltage of the ADC2 have in-phase level Vcm2, and Vref2 is equal to F · (Vref / 2 ^M-1 ), and F does not exceed 2.

2. The high-speed analog-to-digital converter according to claim 1, characterized in that at least the input stages of the ADC1 comparators, the DAC keys, and the input keys of the differential voltage signal are made on high-voltage transistors with an increased supply voltage Vdd equal to or greater than Vref, and at least digital circuits of ADCs, amplifiers and comparators of the CVC of the difference signal and ADC2 are made on low-voltage transistors with a supply voltage Vdd2 less than Vdd, but not less than twice the voltage Vref2.

3. The high-speed ADC according to claim 1 or 2, characterized in that the M-bit ADC1 and DAC have a common series resistive divider, consisting of 2 ^{M + 1} identical resistors with (2 ^{M + 1} +1) taps, while ADC1 is parallel and comprises 2 ^m comparator, and the DAC comprises two groups of (2 ^m +1) keys commuting to differential outputs of the DAC according to one of odd taps arranged symmetrically total resistive divider, and differential reference inputs of each comparator connected to two symmetrically arranged even retraction m resistive divider.

4. The high-speed ADC according to claim 1 or 2, characterized in that the M-bit ADC1 and DAC have a common series resistive divider, consisting of 2 ^{M + 1} identical resistors with (2 ^{M + 1} +1) taps, while ADC1 is series-parallel and comprises a comparator one-bit pre-conversion, defining input differential signal polarity, and 2 ^{M + 1} comparators and DAC includes two groups of (2 ^{M + 1)} keys commuting to differential DAC outputs of one of symmetrically disposed odd taps obscheg a resistive divider, and differential reference inputs of each of 2 ^{M + 1} comparators, connected directly or inversely to the two symmetrically arranged even taps of the resistive divider with two pairs of keys, controls output condition of the comparator prior conversion.

5. The high-speed ADC according to claim 1 or 2, characterized in that the sampling circuits of the input differential signal of the ADC1 comparators are made on switched capacitors and are similar to the input-current circuit of the differential signal with a decrease in the capacitance of the sample and storage capacitors and a proportional increase in the resistances of the key MOS transistors of the sample.

6. The high-speed ADC according to claim 1 or 2, characterized in that ADC2 has a bit depth (N-M + 1), where the N-bit ADC is made according to the pipeline architecture and contains (NM-1) RSD stages, including a pair of comparators and a circuit on switched capacitors with a differential amplifier that performs the functions of sampling the input signal of the cascade and multiplying the DAC, with voltages at the differential inputs and outputs with a common-mode level Vcm2 and a variation range from (Vcm2-Vref2 / 2) to (Vcm2 + Vref2 / 2), and the last cascade of parallel 2-bit conversion is performed on 3 comparators.

7. The high-speed ADC according to claim 2, characterized in that when the ADC is no more than 12, Vdd2 = 1.2 V and Vref = 2 V, Vcm2 is chosen, which is equal to a quarter of Vref and М is not less than 3, so that Vref2 is not more than 0 , 5 V at a unit gain of the device for sampling and storing the difference signal of the ADC2.

8. The high-speed ADC according to claim 2, characterized in that when the ADC capacity is greater than or equal to 12, Vdd2 = 1.2 V and Vref = 2 V, Vcm2 is chosen, which is equal to a quarter of Vref and M of at least 4, so that Vref2 is not more than 0.5 V at double gain of the device for sampling and storing the difference signal of ADC2.

9. The high-speed ADC according to claim 1, characterized in that the taps of the series resistive divider ADC1 with voltages: Vcm2 equal to (Vref / 2 ^MP ), where P is an integer less than M-1, (Vcm2-Vref2 / 2) and ( Vcm2 + Vref2 / 2), and the filter capacitors connected to them are respectively in-phase cm2, positive refp2 and negative refm2 outputs of the differential reference voltage source of the ADC2.

10. The high-speed ADC according to claim 1, characterized in that the ADC2 differential reference voltage source includes buffer amplifiers whose inputs are connected to the taps of the ADC1 series resistive divider with voltages: Vcm2 equal to (Vref / 2 ^MP ), where P is an integer, smaller M-1, (Vcm2-Vref2 / 2) and (Vcm2 + Vref2 / 2), and the outputs are respectively in-phase cm2, positive refp2 and negative refm2 outputs of the differential reference voltage source ADC2.

11. The high-speed ADC according to claim 1, characterized in that the ADC2 differential reference voltage source includes a buffer amplifier with an input connected to the tap of the ADC1 series resistive divider with a voltage of 2Vcm2 equal to (Vref / 2 ^MP ), where P is an integer smaller M-1 whose output is positive refp2 source output, a buffer amplifier with an input connected to the center tap of the resistive divider with voltage Vcm2, equal to (Vref / 2 ^MP), whose output is in phase sm2 source output and the negative output is a source refm2 Xia negative terminal of the source Vref, wherein the differential voltage source output 2Vcm2 lead to the desired reference voltage Vref2 by dividing by (2 ^P / F) switchable capacitors.

12. The high-speed ADC according to claim 1, characterized in that the differential voltage source of the ADC2 includes an ADC1 series resistive divider with a voltage of 2 · Vcm2 equal to (Vref / 2 ^MP-1 ), where P is an integer less than M-1 , which, together with the filtering capacitor connected to it, is a positive refp2 output of the source, a buffer amplifier with an input connected to the tap of a resistive divider with a voltage Vcm2 equal to (Vref / 2 ^MP ), the output of which is the common-mode сm2 output of the source, and the negative refm2 output of the source is the negative terminal of the source Vref, and the voltage 2 · Vcm2 of the differential output of the source leads to the required reference voltage Vref2 by dividing by (2 ^P / F) switched capacitors.

13. The high-speed ADC according to claim 10 or 11, characterized in that the differential voltage source of the ADC2 includes a calibration circuit for the output voltage by adjusting the bias voltage of the buffer amplifier of one of the differential outputs of the ADC2 reference source.

14. The high-speed ADC according to claim 13, characterized in that the differential reference voltage calibration circuit of the ADC2 includes a calibration comparator comparing the residual voltage at the output of the last RSD stage of the ADC2 with a voltage of Vref2, switches connecting at least one pair to the differential inputs of the UVC differential signal the ADC1 resistive divider taps with a differential voltage that is a multiple of Vref2, and the DAC differential outputs have at least one pair of resistive divider taps with a differential voltage of Vref2 m A smaller calibration DAC that controls the zero offset of the buffer amplifier of the differential reference voltage source ADC2 and the calibration control unit.

15. The method for calibrating a high-speed ADC according to claim 14, characterized in that during calibration, a pair of taps of the ADC1 resistive divider with a differential voltage that is a multiple of Vref2 is connected to the differential inputs of the CVC differential voltage, and a pair of taps with a differential voltage of Vref2 lower to the differential outputs of the DAC , carry out sampling and analog-to-digital conversion of the input signal, carry out the method of successive approximation by the calibration DAC, adjust the zero offset of the buffer amplifier of the reference source of the ADC2 to izheniya minimum difference of the differential voltage at the output of the last stage and the RSD Vref2 voltage latched comparator calibration and stored digital code CDAC.

16. The method for calibrating a high-speed ADC according to claim 15, characterized in that two calibrations are carried out for a pair of differential input voltages of the same amplitude and opposite polarity, the average digital code is determined from the digital codes of the calibration DAC for differential input voltages of different polarity, and the resulting average digital code is supplied to the input of the calibration DAC.

17. The method for calibrating a high-speed ADC according to claim 16, characterized in that calibrating for two or more pairs of differential input voltages with different amplitudes, the differential input voltages of each pair having the same amplitudes and opposite polarities, determine the average digital code of all digital calibration codes DAC for each differential input voltage and serves the received average digital code to the input of the calibration DAC.