RU2329596C1

RU2329596C1 - Frequency synthesizer with acoustic circuit of adaptive frequency and phase auto tuning

Info

Publication number: RU2329596C1
Application number: RU2007113397/09A
Authority: RU
Inventors: Николай Михайлович Тихомиров (RU); Николай Михайлович Тихомиров
Original assignee: Открытое акционерное общество "Концерн "Созвездие"
Priority date: 2007-04-10
Filing date: 2007-04-10
Publication date: 2008-07-20

Abstract

FIELD: radio engineering.

SUBSTANCE: invention may be used for generation of stable frequency network with even interval in receiving and transmitting devices and is notable for short tuning time within broad range of operating frequencies. Device includes controlled generator, frequency divider with variable division factor, frequency and phase detector, reference generator, frequency divider with fixed division factor, controlled charging unit, trapping-by-phase rating unit, microcontroller, trapping-by-frequency rating unit and low-frequency filter consisting of two capacitors, two resistors and two switches.

EFFECT: adaptive stabilisation of transfer characteristics for frequency synthesizer frequency-and-phase auto tuning optimises predetermined quality of dynamic and spectral characteristics within the whole range of synthesized oscillations.

4 dwg

Description

Изобретение относится к радиотехнике и может использоваться для формирования сетки стабильных частот с равномерным шагом в приемных и передающих устройствах с малым временем перестройки в широком диапазоне рабочих частот.The invention relates to radio engineering and can be used to form a grid of stable frequencies with a uniform pitch in receiving and transmitting devices with a short tuning time in a wide range of operating frequencies.

Широко известна схема синтезатора частот, включающая опорный генератор, делитель частоты с фиксированным коэффициентом деления, управляемый генератор, делитель частоты с переменным коэффициентом деления, частотно-фазовый детектор и фильтр нижних частот, образующих кольцо импульсно-фазовой автоподстройки частоты управляемого генератора (см. Левин В.А., Малиновский В.Н., Романов С.К., Синтезаторы частот с системой импульсно-фазовой автоподстройки. - М.: Радио и связь, 1989, стр.32-40).The frequency synthesizer circuit is widely known, including a reference oscillator, a frequency divider with a fixed division coefficient, a controlled oscillator, a frequency divider with a variable division ratio, a frequency-phase detector and a low-pass filter forming a pulse-phase self-tuning ring of a frequency of a controlled generator (see Levin V .A., Malinovsky V.N., Romanov S.K., Frequency synthesizers with a pulse-phase self-tuning system. - M.: Radio and communications, 1989, p. 32-40).

Известна аналогичная схема синтезатора, в которой используется частотно-фазовый детектор с тремя устойчивыми состояниями (заряд, нейтральное состояние, разряд) и блоком генераторов тока заряда/разряда (см., например, Gardner F.M. Charge-Pump Phase-Lock Loops. // IEEE Transactions on Communications. Vol.com-28, №11 November, 1980, p.1849-1858, пат. US №5055803).A similar synthesizer circuit is known, which uses a frequency-phase detector with three stable states (charge, neutral state, discharge) and a block of charge / discharge current generators (see, for example, Gardner FM Charge-Pump Phase-Lock Loops. // IEEE Transactions on Communications. Vol.com-28, No. 11 November, 1980, p. 1849-1858, US Pat. No. 5055803).

Такие схемы синтезаторов характеризуются простотой схемной реализации и обеспечивают достаточно высокие эксплуатационные параметры выходного сигнала. Применение частотно-фазового детектора совместно с блоком зарядовой накачки упрощает схему синтезатора, увеличивает ослабление паразитных гармоник частоты сравнения в спектре выходного сигнала и повышает качество автоподстройки управляемого генератора. В такой схеме синтезатора подстройка частоты управляемого генератора производится с точностью до фазы опорного генератора, т.е. система автоподстройки частоты имеет астатизм по фазе (см. Шахгильдян В.В., Ляховкин А.А. Системы фазовой автоподстройки частоты. М.: Связь, 1972, стр.278-280). Это расширяет область применения такого синтезатора в радиотехнической аппаратуре.Such synthesizer circuits are characterized by simplicity of circuit implementation and provide sufficiently high operational parameters of the output signal. The use of a frequency-phase detector in conjunction with a charge pump block simplifies the synthesizer circuit, increases the attenuation of spurious harmonics of the comparison frequency in the output signal spectrum, and improves the quality of automatic tuning of the controlled generator. In such a synthesizer circuit, the frequency of the controlled oscillator is adjusted to the phase of the reference oscillator, i.e. a frequency-locked loop system has phase astatism (see Shakhgildyan V.V., Lyakhovkin A.A. Phase locked loop systems. M: Communication, 1972, pp. 278-280). This expands the scope of such a synthesizer in electronic equipment.

Однако существенным недостатком приведенных выше синтезаторов является довольно низкое быстродействие; так как оно определяется постоянными значениями коэффициента усиления и полосы эффективного регулирования кольца астатической фазовой автоподстройки.However, a significant drawback of the above synthesizers is the rather low speed; since it is determined by constant values of the gain and the band of effective regulation of the ring of astatic phase-locked loop.

Наиболее близким по физической сущности и технической реализации к предлагаемому синтезатору является синтезатор частот, описанный, в патенте US №4156855 «Phase-locked loop with variable gain and bandwidth», H03B 3/04, May, 29, 1979, принятый за прототип.The closest in physical essence and technical implementation to the proposed synthesizer is a frequency synthesizer described in US patent No. 4156855 "Phase-locked loop with variable gain and bandwidth", H03B 3/04, May, 29, 1979, adopted as a prototype.

Функциональная схема устройства-прототипа приведена на фиг.1, где введены следующие обозначения:The functional diagram of the prototype device is shown in figure 1, where the following notation is introduced:

1 - управляемый генератор (УГ);1 - controlled generator (UG);

2 - делитель частоты с переменным коэффициентом деления (ДПКД);2 - frequency divider with a variable division ratio (DPKD);

3 - частотно-фазовый детектор (ЧФД);3 - frequency-phase detector (ChFD);

4 - опорный генератор (ОГ);4 - reference generator (OG);

5 - делитель частоты с фиксированным коэффициентом деления (ДФКД);5 - frequency divider with a fixed division ratio (DPCD);

6 - блок управляемой зарядовой накачки (БУЗН);6 - block controlled charge pump (BUZN);

7 - блок определения захвата по фазе (БОЗФ);7 - phase capture detection unit (BOSF);

8 - фильтр нижних частот (ФНЧ);8 - low-pass filter (low-pass filter);

8.1, 8.2 - первый и второй конденсаторы;8.1, 8.2 - the first and second capacitors;

8.3, 8.4 - первый и второй резисторы;8.3, 8.4 - the first and second resistors;

8.5 - ключ.8.5 is the key.

Синтезатор частот содержит управляемый генератор (УГ) 1, делитель частоты с переменным коэффициентом деления (ДПКД) 2, частотно-фазовый детектор (ЧФД) 3, опорный генератор (ОГ) 4, делитель частоты с фиксированным коэффициентом деления (ДФКД) 5, блок управляемой зарядовой накачки (БУЗН) 6, блок определения захвата по фазе (БОЗФ) 7 и фильтр нижних частот (ФНЧ) 8. При этом выход УГ 1 является выходом высокой частоты (ВЧ) устройства и соединен с ВЧ входом ДПКД 2, выход которого соединен с синхронизируемыми входами ЧФД 3 и БОЗФ 7. Выход ДФКД 5 соединен со входами синхронизации ЧФД 3 и БОЗФ 7. Опорный вход ДФКД 5 соединен с выходом ОГ 4. Первый выход ЧФД 3 является выходом сигнала заряда и соединен с коммутационным входом заряда БУЗН 6. Второй выход ЧФД 3 является выходом сигнала разряда и соединен с коммутационным входом разряда БУЗН 6. При этом ФНЧ 8 содержит ключ 8.5, конденсатор 8.2, последовательно соединенные первый конденсатор 8.1, первый резистор 8.3 и второй резистор 8.4, второй вывод которого соединен с общей шиной. Первые выводы первого 8.1 и второго 8.2 конденсаторов соединены с выходом БУЗН 6, а также с управляющим входом УГ 1. Второй вывод второго конденсатора 8.2 соединен с общей шиной. Точка соединения первого 8.3 и второго 8.4 резисторов соединена с первым выводом ключа 8.5, второй вывод которого соединен с общей шиной. Выход φ БОЗФ 7 соединен со входом коммутации величины тока БУЗН 6 и коммутирующим входом ключа 8.5.The frequency synthesizer contains a controlled oscillator (UG) 1, a frequency divider with a variable division ratio (DPKD) 2, a frequency-phase detector (ChFD) 3, a reference oscillator (OG) 4, a frequency divider with a fixed division ratio (DFKD) 5, a controlled unit charge pump (BUZN) 6, a phase capture detection unit (BOSF) 7 and a low-pass filter (low-pass filter) 8. The output of the exhaust gas 1 is the high-frequency (RF) output of the device and connected to the RF input of the DPKD 2, the output of which is connected to synchronized inputs PFD 3 and BOSF 7. The output of DFKD 5 is connected to the input and synchronization of ChFD 3 and BOZF 7. The reference input of DFKD 5 is connected to the output of exhaust gas 4. The first output of ChFD 3 is the output of the charge signal and connected to the switching input of the charge BUZN 6. The second output of the ChFD 3 is the output of the discharge signal and connected to the switching input of the discharge BUZN 6. In this case, the low-pass filter 8 contains a switch 8.5, a capacitor 8.2, a first capacitor 8.1, a first resistor 8.3, and a second resistor 8.4, the second output of which is connected to a common bus, in series. The first conclusions of the first 8.1 and second 8.2 capacitors are connected to the output of the BUZN 6, as well as to the control input of the UG 1. The second output of the second capacitor 8.2 is connected to a common bus. The connection point of the first 8.3 and second 8.4 resistors is connected to the first output of the switch 8.5, the second output of which is connected to a common bus. The output φ BOSF 7 is connected to the input of the switching current magnitude BUZN 6 and the switching input of the key 8.5.

Устройство-прототип работает следующим образом.The prototype device operates as follows.

Сигнал опорной частоты с выхода ОГ 4 подается на опорный вход ДФКД 5, где делится по частоте в нужное количество раз. При отклонении частоты выходного колебания УГ 1 от требуемого номинального значения ω₀, соответствующего режиму захвата по фазе, на выходах ЧФД 3 появляются импульсные сигналы заряда или разряда, длительность которых равна разности времени прихода импульсов с ДПКД 2 и ДФКД 5 на входы ЧФД 3. При этом ЧФД 3, выполненный на триггерах, работает по принципу запоминания и хранения информации о поступлении входных сигналов, и на своих выходах формирует сигналы в форме трех состояний цифровой логики (заряд, нейтральное состояние, разряд). Состояния ЧФД 3 вызываются передними фронтами входных импульсов с ДФКД 5 и ДПКД 2. Когда импульсные сигналы на синхронизируемом входе ЧФД 3 опережают по времени импульсы на входе синхронизации, то на втором выходе ЧФД 3 появляются импульсы сигнала разряда, а если наоборот отстают по времени, то на первом выходе ЧФД 3 появляются импульсы сигнала заряда. В случае совпадения по времени передних фронтов этих сравниваемых импульсных последовательностей ЧФД 3 находится в нейтральном состоянии. При этом импульсы на выходах сигналов заряда и разряда отсутствуют. В результате БУЗН 6 также находится в пассивном нейтральном состоянии. Это состояние соответствует режиму захвата по фазе кольца фазовой автоподстройки (ФАП), и на выходе БОЗФ 7 появляется соответствующий сигнал «φ». БОЗФ 7 представляет собой триггерную схему. Входные сигналы предварительно проходят через формирователи импульсов, длительность которых составляет около 10% от периода импульсного сигнала синхронизации. В качестве формирователей импульсов используются ждущие мультивибраторы. При временном интервале между моментами прихода импульсов на входы БОЗФ 7, превышающем длительность импульсов на выходе триггерной схемы, появляется сигнал «φ» с уровнем логической «1», а при временном интервале, попадающем в 10% зону - сигнал с уровнем логического «0», который соответствует состоянию синхронизма по фазе. Для преобразования логических состояний ЧФД 3 в аналоговый сигнал, подходящий для подстройки УГ 1, используется БУЗН 6. БУЗН 6 представляет собой устройство, состоящее из двух последовательно соединенных генераторов тока заряда и разряда [см., например, Gardner F.M. Charge-Pump Phase-Lock Loops. // IEEE Transactions on Communications. Vol.com-28, №11 November, 1980, p.1849-1858, пат. US №5055803]. Точка соединения этих генераторов служит для подключения последних к ФНЧ 8. Управление генераторами тока заряда/разряда, т.е. перевод в активное состояние, осуществляется подачей соответствующих сигналов заряда и разряда с ЧФД 3. Генераторы тока имеют одинаковую, но с противоположным знаком величину тока, которую можно изменять с помощью сигнала на входе коммутации (в данном случае сигнал захвата по фазе «φ»). БУЗН 6 применяется для преобразования сигнала рассогласования сравниваемых входных сигналов ЧФД 3 в аналоговый сигнал подстройки УГ 1 через ФНЧ 8, от параметров которого в значительной степени зависят динамические и статические параметры кольца ФАП. Под воздействием выходных сигналов заряда или разряда ЧФД 3 через БУЗН 6 напряжение подстройки УГ 1 на выходе ФНЧ 8 меняется до тех пор, пока частота УГ 1 не достигнет требуемого номинального значения ω₀. Длительность выходных импульсов сигналов заряда или разряда с ЧФД 3 в установившемся режиме захвата по фазе кольца ФАП стремится к нулю, т.е. ЧФД 3 переходит в режим нейтрального состояния. Использование в замкнутом кольце ФАП ЧФД 3 и БУЗН 6 позволяет получить нулевую статическую фазовую ошибку, т.е. астатизм по фазе (система типа 2) [см., например, Gardner P.M. Charge-Pump Phase-Lock Loops. // IEEE Transactions on Communications. Vol.com-28, №11 November, 1980, p.1849-1858]. В этой схеме синтезатора, на время переходного процесса перестройки, кольцо ФАП переводится в режим с увеличенным значением тока заряда и разряда БУЗН 6 с помощью БОЗФ 7. Кроме того, предлагается использование ФНЧ 8 с переменной полосой пропускания по сигналу «φ» с БОЗФ 7: с широкой - в момент переходного процесса и узкой - в условиях захвата по фазе с помощью ключа 8.5. С помощью ключа 8.5 изменяются постоянные времени ФНЧ 8 и, следовательно, его полоса пропускания.The signal of the reference frequency from the exhaust gas output 4 is fed to the reference input DFKD 5, where it is divided by the frequency in the desired number of times. When the frequency of the output oscillation of UG 1 deviates from the required nominal value ω ₀ corresponding to the phase capture mode, pulse or charge pulsed signals appear on the outputs of the PFD 3, the duration of which is equal to the difference in the time of arrival of the pulses from the DPKD 2 and DFKD 5 to the inputs of the PFD 3. When this PFD 3, executed on the triggers, works on the principle of storing and storing information about the input signals, and generates signals at its outputs in the form of three states of digital logic (charge, neutral state, discharge). The states of PFD 3 are caused by the leading edges of the input pulses with DFKD 5 and DPKD 2. When the pulse signals at the synchronized input of the PFD 3 are ahead of the time of the pulses at the synchronization input, then the pulses of the discharge signal appear at the second output of the PFD 3, and if on the contrary they lag behind, then At the first output of the PFD 3, charge signal pulses appear. If the leading edges of these compared pulse sequences coincide in time, the PFD 3 is in a neutral state. In this case, there are no pulses at the outputs of the charge and discharge signals. As a result, BUZN 6 is also in a passive neutral state. This state corresponds to the phase locking mode of the phase-locked loop (PLL), and the corresponding signal “φ” appears at the output of BOSF 7. BOSF 7 is a trigger circuit. Input signals pass through pulse shapers, the duration of which is about 10% of the period of the synchronization pulse signal. Standby multivibrators are used as pulse shapers. When the time interval between the moments of arrival of pulses at the inputs of the BOSF 7 exceeds the duration of the pulses at the output of the trigger circuit, the signal "φ" with a logic level of "1" appears, and with a time interval falling in 10% of the zone, a signal with a logic level of "0" which corresponds to the phase matching state. BUZN 6 is used to convert the logical states of PFD 3 into an analog signal suitable for tuning UG 1. BUZN 6 is a device consisting of two series-connected generators of charge and discharge currents [see, for example, Gardner FM Charge-Pump Phase-Lock Loops. // IEEE Transactions on Communications. Vol.com-28, No. 11 November, 1980, p. 1849-1858, US Pat. US No. 5055803]. The connection point of these generators serves to connect the latter to the low-pass filter 8. Control of the charge / discharge current generators, i.e. the transition to the active state is carried out by supplying the corresponding charge and discharge signals with PFD 3. Current generators have the same, but with the opposite sign current value, which can be changed using the signal at the switching input (in this case, the capture signal in phase "φ"). BUZN 6 is used to convert the mismatch signal of the compared input signals of the PFD 3 into an analog signal of tuning UG 1 through the low-pass filter 8, on the parameters of which the dynamic and static parameters of the FAP ring depend to a large extent. Under the influence of the output signals of the charge or discharge of the ChFD 3 through the BUZN 6, the voltage of the tuning of the UG 1 at the output of the low-pass filter 8 changes until the frequency of the UG 1 reaches the required nominal value ω ₀ . The duration of the output pulses of the charge or discharge signals with PFD 3 in the steady-state phase capture mode of the FAP ring tends to zero, i.e. PFD 3 goes into neutral mode. The use of FAP ChFD 3 and BUZN 6 in a closed ring makes it possible to obtain a zero static phase error, i.e. phase astatism (type 2 system) [see, for example, Gardner PM Charge-Pump Phase-Lock Loops. // IEEE Transactions on Communications. Vol.com-28, No. 11 November, 1980, p. 1849-1858]. In this synthesizer circuit, during the transition process of tuning, the FAP ring is switched to the mode with an increased value of the charge and discharge current BUZN 6 using BOSF 7. In addition, it is proposed to use a low-pass filter 8 with a variable passband for the signal "φ" with BOSF 7: with wide - at the time of the transition process and narrow - in phase capture conditions using a 8.5 key. Using key 8.5, the time constants of the low-pass filter 8 and, therefore, its passband are changed.

В результате этого, кольцо ФАП в зависимости от величины фазового рассогласования по сигналу захвата по фазе с выхода БОЗФ 7 работает в режиме широкой полосы эффективного регулирования с увеличенным коэффициентом для ускорения переходного процесса перестройки частоты, а при достижении захвата по фазе переводится в режим номинального значения полосы эффективного регулирования и усиления для достижения приемлемых статических параметров качества выходного сигнала синтезатора частот.As a result of this, the PLL ring, depending on the magnitude of the phase mismatch in the phase capture signal from the output of BOSF 7, operates in the wide bandwidth of effective regulation with an increased coefficient to accelerate the transition process of frequency tuning, and when phase capture is achieved, it is transferred to the nominal bandwidth mode effective regulation and amplification to achieve acceptable static quality parameters of the output signal of the frequency synthesizer.

Существенным недостатком устройства-прототипа является то, что в нем не увязываются моменты времени изменения значений токов заряда и разряда БУЗН 6 со значениями полосы пропускания ФНЧ 8. Это приводит к резким броскам управляющего напряжения УГ 1 и, как следствие, к потере устойчивости кольца ФАП, а это в свою очередь ведет к замедленному характеру переходного процесса перестройки частоты.A significant disadvantage of the prototype device is that it does not link the time instants of changes in the values of the charge and discharge currents of the BUZN 6 with the values of the passband of the low-pass filter 8. This leads to sharp surges of the control voltage of UG 1 and, as a result, to the loss of stability of the FAP ring, and this in turn leads to a delayed nature of the transition process of frequency tuning.

Задачей, которую решает предлагаемое изобретение, является применение в синтезаторе частот астатического кольца ФАП, близкого к оптимальному по быстродействию.The problem that the invention solves is the use in the frequency synthesizer of the astatic ring FAP, close to optimal in speed.

Для решения поставленной задачи в синтезатор частот с астатическим кольцом адаптивной частотно-фазовой автоподстройки, содержащий управляемый генератор, делитель частоты с переменным коэффициентом деления, частотно-фазовый детектор, опорный генератор, делитель частоты с фиксированным коэффициентом деления, блок управляемой зарядовой накачки, блок определения захвата по фазе и фильтр нижних частот, содержащий первый ключ, первый и второй конденсаторы, первый и второй резисторы, при этом выход управляемого генератора, являющийся выходом высокой частоты устройства, соединен с высокочастотным входом делителя частоты с переменным коэффициентом деления, выход которого соединен с первыми, синхронизируемыми входами частотно-фазового детектора и блока определения захвата по фазе, выход делителя частоты с фиксированным коэффициентом деления соединен со вторыми входами частотно-фазового детектора и блока определения захвата по фазе, которые, также, является входами синхронизации, выход опорного генератора соединен с опорным входом делителя частоты с фиксированным коэффициентом деления, первый и второй выходы частотно-фазового детектора, которые являются соответственно выходами сигналов заряда и разряда, соединены соответственно с первым и вторым коммутационными входами блока управляемой зарядовой накачки, которые являются соответственно входами заряда и разряда, выход блока управляемой зарядовой накачки соединен с управляющим входом управляемого генератора и первым выводом первого конденсатора, второй вывод которого соединен с первым выводом первого резистора, причем вторые выводы второго конденсатора и первого ключа соединены с общей шиной, согласно изобретению введены микроконтроллер, вход управления которого является управляющим входом устройства, блок определения захвата по частоте, а в состав фильтра нижних частот введен второй ключ, причем первый, синхронизируемый вход блока определения захвата по частоте соединен с выходом делителя частоты с переменным коэффициентом деления, второй вход блока определения захвата по частоте, который является входом синхронизации, соединен с выходом делителя частоты с фиксированным коэффициентом деления, выход блока определения захвата по частоте соединен с первым информационным входом микроконтроллера, выход блока определения захвата по фазе соединен со вторым информационным входом микроконтроллера, первый выход микроконтроллера является выходом сигнала захвата по частоте и соединен с коммутационным входом второго ключа, второй выход микроконтроллера является выходом сигнала захвата по фазе и соединен с коммутационным входом первого ключа, третий выход микроконтроллера является выходом сигнала сброса и соединен с дополнительно введенными входами установки исходного состояния делителя частоты с переменным коэффициентом деления, делителя частоты с фиксированным коэффициентом деления и частотно-фазового детектора, четвертый выход микроконтроллера, который является управляющим выходом, соединен с дополнительно введенным третьим входом блока управляемой зарядовой накачки, который является входом коммутации величины тока, кроме того, второй вывод первого конденсатора соединен с объединенными первыми выводами второго конденсатора, второго резистора и второго ключа, второй вывод которого соединен с общей шиной, второй вывод второго конденсатора соединен со вторым выводом первого резистора, второй вывод второго резистора соединен с первым выводом первого ключа.To solve this problem, a frequency synthesizer with an astatic ring of adaptive frequency-phase self-tuning, containing a controlled oscillator, a frequency divider with a variable division ratio, a frequency-phase detector, a reference generator, a frequency divider with a fixed division ratio, a controlled charge pump unit, a capture detection unit in phase and a low-pass filter containing the first switch, the first and second capacitors, the first and second resistors, while the output of the controlled generator, which is the output ohm of the device’s high frequency, connected to the high-frequency input of the frequency divider with a variable division coefficient, the output of which is connected to the first, synchronized inputs of the frequency-phase detector and the phase detection unit, the output of the frequency divider with a fixed division coefficient is connected to the second inputs of the frequency-phase detector and a phase detection block, which are also synchronization inputs, the output of the reference oscillator is connected to the reference input of the frequency divider with a fixed coefficient By the division factor, the first and second outputs of the frequency-phase detector, which are respectively the outputs of the charge and discharge signals, are connected respectively to the first and second switching inputs of the unit of controlled charge pump, which are respectively the inputs of the charge and discharge, the output of the unit of controlled charge pump is connected to the control the input of the controlled generator and the first output of the first capacitor, the second output of which is connected to the first output of the first resistor, and the second outputs of the second conden the sator and the first key are connected to a common bus, according to the invention, a microcontroller is introduced, the control input of which is the control input of the device, a frequency capture detection unit, and a second key is introduced into the low-pass filter, the first synchronized input of the frequency capture detection unit connected to the output of the frequency divider with a variable division coefficient, the second input of the frequency capture detection unit, which is the synchronization input, is connected to the output of the frequency divider with a fixed coefficient dividing factor, the output of the capture unit in frequency is connected to the first information input of the microcontroller, the output of the detection unit for capture in phase is connected to the second information input of the microcontroller, the first output of the microcontroller is the output of the capture signal in frequency and connected to the switching input of the second key, the second output of the microcontroller is capture signal output in phase and connected to the switching input of the first key, the third output of the microcontroller is the output of the reset signal and the connection n with the input inputs for setting the initial state of the frequency divider with a variable division ratio, frequency divider with a fixed division ratio and a frequency-phase detector, the fourth output of the microcontroller, which is the control output, is connected to the additionally introduced third input of the controlled charge pump block, which is the input switching the magnitude of the current, in addition, the second terminal of the first capacitor is connected to the combined first terminals of the second capacitor, the second p a resistor and a second key, the second output of which is connected to a common bus, the second output of the second capacitor is connected to the second output of the first resistor, the second output of the second resistor is connected to the first output of the first key.

Графические материалы, представленные в материалах заявки:Graphic materials presented in the application materials:

Фиг.1 - функциональная схема устройства-прототипа.Figure 1 is a functional diagram of a prototype device.

Фиг.2 - функциональная схема предлагаемого устройства.Figure 2 - functional diagram of the proposed device.

Фиг.3 - временные диаграммы состояний коммутирующих сигналов.Figure 3 - time diagrams of the state of the switching signals.

Фиг.4 - график переходного процесса при смене частоты.Figure 4 is a graph of the transient when changing frequency.

Функциональная схема предлагаемого устройства приведена на фиг.2, где введены следующие обозначения:Functional diagram of the proposed device is shown in figure 2, where the following notation is introduced:

4 - опорный генератор (ОГ);4 - reference generator (OG);

8.5, 8.6 - первый и второй ключи;8.5, 8.6 - the first and second keys;

9 - микроконтроллер;9 - microcontroller;

10 - блок определения захвата по частоте (БОЗЧ).10 - block capture frequency detection (BOZCH).

Предлагаемое устройство содержит управляемый генератор (УГ) 1, делитель частоты с переменным коэффициентом деления (ДПКД) 2, частотно-фазовый детектор (ЧФД) 3, опорный генератор (ОГ) 4, делитель частоты с фиксированным коэффициентом деления (ДФКД) 5, блок управляемой зарядовой накачки (БУЗН) 6, блок определения захвата по фазе (БОЗФ) 7, фильтр нижних частот (ФНЧ) 8, микроконтроллер 9, вход управления которого является управляющим входом устройства, блок определения захвата по частоте (БОЗЧ) 10. ФНЧ 8 содержит первый 8.1 и второй 8.2 конденсаторы, первый 8.3 и второй 8.4 резисторы и первый 8.5 и второй 8.6 ключи. При этом выход УГ 1, являющийся выходом высокой частоты устройства, соединен с ВЧ входом ДПКД 2, выход которого соединен с первыми, синхронизируемыми входами ЧФД 3, БОЗФ 7 и БОЗЧ 10. Выход ДФКД 5 соединен со вторыми входами ЧФД 3, БОЗФ 7 и БОЗЧ 10, которые являются входами синхронизации. Выход ОГ 4 соединен с опорным входом ДФКД 5. Первый выход ЧФД 3, который является выходом сигнала заряда, соединен с первым входом БУЗН 6, который является коммутационным входом заряда, а второй выход ЧФД 3, который является выходом сигнала разряда, соединен со вторым входом БУЗН 6, который является коммутационным входом разряда. Выход БОЗЧ 10 (выход «f») является выходом сигнала захвата по частоте и соединен с первым информационным входом микроконтроллера 9, выход БОЗФ 7 (выход «φ») является выходом сигнала захвата по фазе и соединен со вторым информационным входом микроконтроллера 9. Первый выход микроконтроллера 9 (выход «f'») является выходом сигнала захвата по частоте и соединен с коммутационным входом второго ключа 8.6, второй выход микроконтроллера 9 (выход «φ'») является выходом сигнала захвата по фазе и соединен с коммутационным входом первого ключа 8.5.The proposed device contains a controlled generator (UG) 1, a frequency divider with a variable division ratio (DPKD) 2, a frequency-phase detector (ChFD) 3, a reference generator (OG) 4, a frequency divider with a fixed division ratio (DFKD) 5, a controlled unit charge pump (BUZN) 6, a phase capture detection unit (BOSF) 7, a low-pass filter (LPF) 8, a microcontroller 9, the control input of which is a control input of the device, a frequency capture detection unit (BOF) 10. The LPF 8 contains the first 8.1 and second 8.2 capacitors, first 8.3 and the second 8.4 resistors and the first 8.5 and second 8.6 keys. The output of UG 1, which is the high-frequency output of the device, is connected to the RF input of DPKD 2, the output of which is connected to the first, synchronized inputs of the BFD 3, BOZF 7 and BOZCH 10. The output of the DFKD 5 is connected to the second inputs of BFD 3, BOZF 7 and BOZCH 10, which are synchronization inputs. The exhaust gas output 4 is connected to the reference input of the DPCD 5. The first output of the PDF 3, which is the output of the charge signal, is connected to the first input of the BUZN 6, which is the switching input of the charge, and the second output of the PDF 3, which is the output of the discharge signal, is connected to the second input BUZN 6, which is the switching input of the discharge. The output of the BOZCH 10 (output "f") is the output of the capture signal in frequency and connected to the first information input of the microcontroller 9, the output of the BOZF 7 (output "φ") is the output of the signal to capture the phase and connected to the second information input of the microcontroller 9. The first output microcontroller 9 (output "f '") is the output of the capture signal in frequency and is connected to the switching input of the second key 8.6, the second output of microcontroller 9 (output "φ'") is the output of the capture signal in phase and is connected to the switching input of the first key 8.5.

Третий выход микроконтроллера 9 является выходом сигнала сброса и соединен со входами установки исходного состояния ДПКД 2, ДФКД 5 и ЧФД 3. Четвертый выход микроконтроллера 9, который является управляющим выходом, соединен с входом коммутации величины тока БУЗН 6, выход которого соединен с управляющим входом УГ 1. В ФНЧ 8 первый вывод первого конденсатора 8.1 объединен с выходом БУЗН 6. Второй вывод первого конденсатора 8.2 соединен с первыми объединенными выводами первого 8.3 и второго 8.4 резисторов, второго конденсатора 8.2 и второго ключа 8.6. Второй вывод второго конденсатора 8.2 объединен со вторым выводом первого резистора 8.1 и соединен с общей шиной. Второй вывод второго резистора 8.4 соединен с первым выводом первого ключа 8.5, второй вывод которого соединен с общей шиной. Второй вывод второго ключа 8.6 также соединен с общей шиной.The third output of the microcontroller 9 is the output of the reset signal and is connected to the inputs of the initial state setting DPKD 2, DFKD 5 and ChFD 3. The fourth output of the microcontroller 9, which is the control output, is connected to the switching input of the current value BUZN 6, the output of which is connected to the control input of the UG 1. In LPF 8, the first output of the first capacitor 8.1 is combined with the output of the BUZN 6. The second output of the first capacitor 8.2 is connected to the first combined terminals of the first 8.3 and second 8.4 resistors, the second capacitor 8.2, and the second switch 8.6. The second terminal of the second capacitor 8.2 is combined with the second terminal of the first resistor 8.1 and connected to a common bus. The second terminal of the second resistor 8.4 is connected to the first terminal of the first switch 8.5, the second terminal of which is connected to a common bus. The second output of the second key 8.6 is also connected to a common bus.

Предлагаемое устройство работает следующим образом.The proposed device operates as follows.

Сигнал опорной частоты с выхода ОГ 4 подается на опорный вход ДФКД 5, где делится по частоте в нужное количество раз. Частота выходного колебания УГ 1 равна требуемому номинальному значению ω₀, соответствующему режиму захвата по фазе выходного сигнала ДПКД 2 с выходным сигналом ДФКД 5. При поступлении на вход управления микроконтроллера 9 внешней команды («Смена частоты») на установку вместо ω₀₁ новой частоты ω₀₂ в момент времени t₀ (см. фиг.3) с третьего выхода микроконтроллера 9 выдается короткий сигнал с уровнем логической «1» («Сброс») на входы установки в исходное состояние ДПКД 2, ДФКД 5 и ЧФД 3. Исходным состоянием ДПКД 2 и ДФКД 5, выполненных на принципе счета входных импульсов, является сброс счетчиков в нулевое состояние. Исходным состоянием ЧФД 3 является перевод его в нейтральное состояние. Длительность сигнала сброса небольшая, но достаточная для установки ДПКД 2, ДФКД 5 и ЧФД 3 в начальное состояние. После окончания действия сигнала сброса счетчики ДПКД 2 и ДФКД 5 начинают свой счет одновременно, а на одном из выходов ЧФД 3 появляется сигнал заряда или разряда в зависимости от знака рассогласования сравниваемых на его входах сигналов. Тем самым переходной процесс стартует с «нулевой» фазовой разностью на ЧФД 3 (нейтральное состояние), т.е. осуществляется привязка фаз на ЧФД 3 и синхронный счет ДПКД 2 и ДФКД 5. БОЗФ 7 представляет собой цифровой фильтр и вырабатывает логический уровень, поступающий на его выход. На выходе БОЗФ 7 присутствует сигнал с уровнем логического «0», когда временное рассогласование между сигналом синхронизации и синхронизируемым сигналом меньше 15 нс в течение пяти периодов частоты сравнения, равной частоте следования импульсного сигнала синхронизации с выхода ДФКД 5 и поступающего на вход синхронизации ЧФД 3. На выходе БОЗФ 7 устанавливается сигнал с уровнем логической «1», когда временное рассогласование сравниваемых сигналов больше 30 нс в течение одного периода частоты сравнения [см., например, «Lock detect digital filter» в составе микросхемы LMX2485E фирмы National Semiconductor].The signal of the reference frequency from the exhaust gas output 4 is fed to the reference input DFKD 5, where it is divided by the frequency in the desired number of times. The frequency of the output vibration of UG 1 is equal to the required nominal value ω ₀ corresponding to the phase capture mode of the output signal of DPKD 2 with the output signal of DFKD 5. When an external command (“Frequency Change”) is received at the control input of microcontroller 9 to install a new frequency ω instead of ω ₀₁ ₀₂ at time t ₀ (see FIG. 3), a short signal with a logic level of “1” (“Reset”) is output from the third output of microcontroller 9 to the inputs of the installation in the initial state of DPKD 2, DFKD 5 and ChFD 3. The initial state of the DPKD 2 and DFKD 5, performed on the principle of midrange is the input pulse counter is reset to zero. The initial state of PFD 3 is its transfer to a neutral state. The duration of the reset signal is small, but sufficient to set the DPKD 2, DFKD 5 and ChFD 3 in the initial state. After the end of the reset signal, the DPKD 2 and DFKD 5 counters start their count simultaneously, and a charge or discharge signal appears on one of the outputs of the BFD 3 depending on the sign of the mismatch of the signals compared at its inputs. Thus, the transition process starts with a “zero” phase difference at PFD 3 (neutral state), i.e. the phases are linked to ChFD 3 and the synchronous account DPKD 2 and DFKD 5. BOZF 7 is a digital filter and generates a logic level that is output. At the output of BOSF 7 there is a signal with a logic level of “0” when the time mismatch between the synchronization signal and the synchronized signal is less than 15 ns for five periods of the comparison frequency equal to the repetition rate of the synchronization pulse signal from the output of DFKD 5 and fed to the synchronization input of PFD 3. At the output of BOZF 7, a signal with a logic level of “1” is set when the temporary mismatch of the compared signals is more than 30 ns for one period of the comparison frequency [see, for example, “Lock detect digital filter” National Semiconductor chip firms LMX2485E].

БОЗЧ 10 может быть реализован как в виде цифрового фильтра, так и в виде триггерной схемы, аналогичной схеме определения захвата в патенте US №4156855. При достижении рассогласования по частоте менее 5-10% на входах БОЗЧ 10, на его выходе появляется сигнал с уровнем логической «1», а при более существенном рассогласовании (свыше 5-10%) по частоте - сигнал с уровнем логического «0». В стартовый момент времени t₀ с выходов БОЗФ 7 и БОЗЧ 10 на микроконтроллер 9 поступают сигналы с уровнем логического «0» отсутствия захвата по частоте и захвата по фазе. В этот же момент с первого выхода микроконтроллера 9 сигнал захвата по частоте с уровнем логической «1» поступает на коммутационный вход второго ключа 8.6, а со второго выхода микроконтроллера 9 сигнал захвата по фазе с уровнем логической «1» поступает на коммутационный вход первого ключа 8.5. Под действием этих сигналов ключи 8.5 и 8.6 замыкаются, изменяя структуру и порядок ФНЧ 8. Сигналом логической «1» с четвертого, управляющего выхода («Ток») микроконтроллера 9 на вход коммутации величины тока БУЗН 6 последний переводится в режим увеличенного значения тока заряда и разряда. С момента времени t₀ ЧФД 3 совместно с БУЗН 6 в результате заземления (подключения к общей шине) второго вывода первого конденсатора 8.1 начинает обладать свойствами двухпозиционного электронного ключа, который имеет только два устойчивых состояния для быстрого заряда или разряда второго конденсатора 8.1.BOZCH 10 can be implemented both in the form of a digital filter, and in the form of a trigger circuit, similar to the capture detection circuit in US patent No. 4156855. Upon reaching a frequency mismatch of less than 5-10% at the inputs of the BOZCH 10, a signal with a logic level of “1” appears at its output, and with a more significant mismatch (over 5-10%) in frequency, a signal with a logic level of “0” appears. At the starting time t ₀ from the outputs of the BOZF 7 and the BOZCH 10, the microcontroller 9 receives signals with a logic level “0” of the absence of frequency capture and phase capture. At the same time, from the first output of the microcontroller 9, the frequency capture signal with a logic level of “1” is supplied to the switching input of the second key 8.6, and from the second output of the microcontroller 9 the phase-locking signal with a logic level of “1” is fed to the switching input of the first key 8.5 . Under the influence of these signals, the keys 8.5 and 8.6 are closed, changing the structure and order of the low-pass filter 8. The logical signal “1” from the fourth, control output (“Current”) of the microcontroller 9 to the switching input of the current value BUZN 6, the latter is transferred to the mode of increased value of the charge current and discharge. From time t _0, PFD 3 together with BUZN 6, as a result of grounding (connecting to a common bus) of the second output of the first capacitor 8.1, begins to possess the properties of a two-position electronic switch, which has only two stable states for the fast charge or discharge of the second capacitor 8.1.

В результате коэффициент усиления в кольце ФАП существенно увеличивается, а постоянные времени ФНЧ 8 уменьшаются после заземления второго вывода первого конденсатора 8.1 и первых объединенных выводов второго конденсатора 8.2 и первого 8.3 и второго 8.4 резисторов с помощью второго ключа 8.6, что в целом приводит к увеличению полосы эффективного регулирования кольца фазовой автоподстройки.As a result, the gain in the PLL ring increases significantly, and the time constant of the low-pass filter 8 decreases after grounding the second terminal of the first capacitor 8.1 and the first combined terminals of the second capacitor 8.2 and the first 8.3 and second 8.4 resistors using the second switch 8.6, which generally leads to an increase in the bandwidth effective regulation of the phase-locked loop.

Таким образом, в промежутке времени t₀ и t₁ реализуется режим широкой полосы эффективного регулирования с увеличенным коэффициентом усиления кольца ФАП. В промежутке времени t₀ и t₁ кольцо автоподстройки теряет астатизм по фазе, но сохраняет астатизм по частоте. При этом достигается максимальная скорость изменения напряжения на управляющем входе УГ 1. В момент времени t₁ достигается равенство сравниваемых частот выходных импульсных последовательностей с ДПКД 2 и ДФКД 5 на ЧФД 3, и поэтому с выхода БОЗЧ 10 на микроконтроллер 9 проходит сигнал захвата по частоте, и с первого выхода микроконтроллера 9 на коммутационный вход второго ключа 8.6 подается сигнал захвата по частоте с уровнем логического «0», который размыкает второй ключ 8.6. В момент t₁ на выходе сигнала сброса микроконтроллера 9 появляется короткий импульс с уровнем логической «1» для обнуления счетчиков ДПКД 2 и ДФКД 5 и установки ЧФД 3 в нейтральное состояние, т.е. осуществляется привязка по фазе сравниваемых входных сигналов ЧФД 3 для устранения нежелательных бросков управляющего напряжения с выхода ФНЧ 8 на управляющем входе УГ 1 в момент переключения второго ключа 8.6. Первый резистор 8.3 вновь подключается, но при этом остается «зашунтированным» вторым резистором 8.4, замкнутым первым ключом 8.5. БУЗН 6 остается пока в режиме увеличенного значения тока заряда и разряда. В это время эффект демпфирования в системе автоподстройки возрастает при сохраненном увеличенном значении тока заряда и разряда БУЗН 6. С момента времени t₁ переходного процесса система вновь приобретает свойства астатизма по фазе и стремится устранить рассогласование по фазе, имеющееся на момент достижения захвата по частоте. При восстановлении астатизма по фазе в системе ФАП по истечении некоторого времени (порядка пяти периодов частоты сравнения), необходимого для устранения фазового рассогласования, БОЗФ 7 устанавливает факт состояния захвата по фазе в момент времени t₂, и на его выходе устанавливается сигнал с уровнем логической «1», поступающий на второй информационный вход микроконтроллера 9. В момент t₂ на выходе сигнала сброса микроконтроллера 9 появляется короткий импульс с уровнем логической «1» для очередного обнуления счетчиков ДПКД 2 и ДФКД 5, установки ЧФД 3 в нейтральное состояние и привязки по фазе, а со второго выхода микроконтроллера 9 на коммутационный вход первого ключа 8.5 подается сигнал захвата по фазе с уровнем логического «0», который размыкает первый ключ 8.5, устраняя шунтирование первого резистора 8.3 вторым резистором 8.4. В течение промежутка времени t₁ и t₂ кольцо ФАП находится в режиме узкой полосы эффективного регулирования для замедления скорости переходного процесса при приближении к установившемуся состоянию. С этого же момента t₂ БУЗН 6 переводится в режим номинального значения тока заряда и разряда, т.к. на четвертом, управляющем выходе («Ток») микроконтроллера 9 устанавливается уровень логического «0». При этом эффект демпфирования в системе автоподстройки еще больше возрастает, т.к. значение сопротивления первого резистора 8.3 значительно больше сопротивления второго резистора 8.4. После чего система ФАП синтезатора очень быстро до момента времени t₃ производит дерегулирование для последних нескольких сотен герц выходной частоты УГ 1.Thus, in the time interval t ₀ and t ₁ , a wide band effective regulation mode is implemented with an increased gain of the FAP ring. In the time interval t ₀ and t _1, the auto-tuning ring loses phase astatism, but retains frequency astatism. In this case, the maximum voltage change rate at the control input of UG _{1 is} achieved. At time t ₁ , the equality of the compared frequencies of the output pulse sequences from DPKD 2 and DFKD 5 to BFD 3 is achieved, and therefore, the frequency capture signal passes from the output of the BOCH 10 to the microcontroller 9, and from the first output of the microcontroller 9, a frequency capture signal with a logic level “0”, which opens the second key 8.6, is supplied to the switching input of the second key 8.6. At time t ₁ , a short pulse with a logic level of “1” appears at the output of the reset signal of microcontroller 9 to reset the DPKD 2 and DFKD 5 counters and set the ChFD 3 to a neutral state, i.e. phase matching of the input signals of the BFD 3 is carried out to eliminate unwanted surges of the control voltage from the output of the low-pass filter 8 at the control input of UG 1 at the time of switching the second switch 8.6. The first resistor 8.3 is reconnected, but remains a “shunted” second resistor 8.4, closed by the first switch 8.5. BUZN 6 remains in the mode of increased value of the charge and discharge current. At this time, the damping effect in the auto-tuning system increases with the stored increased value of the charge and discharge current of BUZN 6. From time t _{1 of the} transient process, the system again acquires the properties of phase astatism and seeks to eliminate the phase mismatch that existed at the time the frequency capture was achieved. When phase astatism is restored in the FAP system after some time has elapsed (about five periods of the comparison frequency), which is necessary to eliminate the phase mismatch, BOSF 7 establishes the fact of the phase capture state at time t ₂ , and a signal with a logic level of “ 1 ”, supplied to the second information input of the microcontroller 9. At time t ₂ , a short pulse with a logic level“ 1 ”appears at the output of the reset signal of the microcontroller 9 for the next reset of the counters DPKD 2 and DFKD 5, set ChFD 3 signals are in a neutral state and phase-locked, and from the second output of the microcontroller 9, a phase-locked signal with a logic level “0” is supplied to the switching input of the first key 8.5, which opens the first key 8.5, eliminating the shunting of the first resistor 8.3 with the second resistor 8.4. For a period of time t ₁ and t _2, the FAP ring is in the narrow band effective regulation mode to slow down the transition process when approaching a steady state. From the same moment t ₂ BUZN 6 is transferred to the nominal value of the charge and discharge current, because on the fourth, control output ("Current") of the microcontroller 9 is set to a logical level of "0". At the same time, the damping effect in the auto-tuning system increases even more, because the resistance value of the first resistor 8.3 is much greater than the resistance of the second resistor 8.4. After that, the FAP synthesizer system very quickly until time t ₃ deregulates for the last several hundred hertz the output frequency of UG 1.

Использование ФНЧ 8, переменной величины тока заряда и разряда в БУЗН 6, переменного демпфирования в ФНЧ, синхронного управления ДПКД 2 и ДФКД 5 позволяет системе ФАП синтезатора адаптировать параметры, влияющие на скорость перестройки частоты УГ 1 к новому значению. При этом характер переходного процесса при смене частоты стремится к оптимальному (см. кривую 2 на фиг.4), быстро затухает и не имеет перерегулирования (см. кривую 1 на фиг.4).The use of a low-pass filter 8, a variable value of the charge and discharge current in the BUZN 6, variable damping in the low-pass filter, synchronous control of the DPKD 2 and DFKD 5 allows the FAP synthesizer system to adapt the parameters that affect the frequency tuning speed of the UG 1 to a new value. In this case, the nature of the transient process when changing the frequency tends to the optimal one (see curve 2 in Fig. 4), quickly damps, and has no overshoot (see curve 1 in Fig. 4).

Новизна предлагаемого изобретения заключается в том, что для реализации адаптивного режима работы системы в цепи управления управляемого генератора используется ФНЧ с переменной структурой:The novelty of the invention lies in the fact that to implement the adaptive mode of operation of the system in the control circuit of a controlled generator, a low-pass filter with a variable structure is used:

- При этом ФНЧ имеет широкую полосу, а кольцо автоподстройки выполняет слежение по частоте (имеет астатизм по частоте). Таким образом, до момента времени t₁ система ФАП работает в режиме частотной автоподстройки. В этом случае без лишних аппаратурных затрат (например, как при методе предварительной зарядки с помощью цифроаналогового преобразователя) реализуется ускоренная настройка УГ 1.- At the same time, the low-pass filter has a wide band, and the auto-tuning ring performs frequency tracking (it has frequency astatism). Thus, up to time t ₁ , the FAP system operates in the frequency-locked loop mode. In this case, without unnecessary hardware costs (for example, as with the pre-charging method using a digital-to-analog converter), accelerated tuning of UG 1 is implemented.

- С момента времени t₁ система ФАП становится астатической по фазе за счет увеличения порядка ФНЧ 8. Полоса эффективного регулирования кольца при этом устанавливается ниже стартового значения, а увеличенное значение тока зарядовой накачки сохраняется. Переходный процесс с момента t₁ до момента t₂ происходит с малым демпфированием. Уменьшение демпфирования реализуется шунтированием основного первого резистора 8.3 вспомогательным вторым резистором 8.4.- From the moment of time t ₁ , the PLL system becomes astatic in phase due to an increase in the order of the low-pass filter 8. The effective control band of the ring is set below the starting value, and the increased value of the charge pump current is maintained. The transition process from time t ₁ to time t ₂ occurs with low damping. Damping reduction is realized by shunting the main first resistor 8.3 with the auxiliary second resistor 8.4.

- В момент времени t₂ переходный процесс практически закончен, но для того чтобы получить необходимые характеристики по шумам в статическом режиме, в синтезаторе частот производится оптимизация полосы эффективного регулирования кольца с помощью перехода на оптимальное значение тока зарядовой накачки и значение демпфирующего первого резистора 8.3. Момент времени t₃ является началом статического режима фазовой автоподстройки. Промежуток времени между t₂ и t₃ зависит от точности установки новой частоты (например, ±100 Гц, ±1 кГц и т.д.). При достижении захвата (синхронизма) по частоте производится обнуление счетчиков, входящих в состав ДПКД 2 и ДФКД 5. Это позволяет избежать скачков по фазе на ЧФД при переключении в момент времени t₁, и тем самым избежать колебательных процессов, замедляющих переходные процессы.- At time t _{2, the} transition process is almost complete, but in order to obtain the necessary noise characteristics in the static mode, the frequency synthesizer optimizes the band of effective regulation of the ring by switching to the optimal value of the charge pump current and the value of the damping first resistor 8.3. The time t ₃ is the beginning of the static phase locked loop. The time interval between t ₂ and t ₃ depends on the accuracy of setting the new frequency (for example, ± 100 Hz, ± 1 kHz, etc.). When the capture (synchronism) in frequency is achieved, the counters included in the DPKD 2 and DFKD 5 are reset. This avoids phase jumps on the PSD when switching at time t ₁ , and thereby avoid oscillatory processes that slow down transients.

Таким образом, в предлагаемом синтезаторе частот характер переходного процесса при смене выходных частот существенно улучшается, и сокращается его длительность за счет изменения в определенные моменты времени структуры фильтра нижних частот и параметров блока управляемой зарядовой накачки в течение времени протекания переходного процесса. В результате этого достигается стабилизация передаточной характеристики кольца частотно-фазовой автоподстройки, что позволяет оптимизировать систему по заданному качеству динамических и спектральных характеристик во всем диапазоне синтезируемых колебаний.Thus, in the proposed frequency synthesizer, the nature of the transient process when changing the output frequencies is significantly improved, and its duration is reduced due to a change at certain time points in the structure of the low-pass filter and the parameters of the controlled charge pump unit during the transition process. As a result of this, stabilization of the transfer characteristic of the ring of the frequency-phase auto-tuning is achieved, which makes it possible to optimize the system for the given quality of dynamic and spectral characteristics in the entire range of synthesized oscillations.

Claims

A frequency synthesizer with an astatic adaptive frequency-phase locked loop containing a controlled oscillator, a frequency divider with a variable division ratio, a frequency-phase detector, a reference generator, a frequency divider with a fixed division ratio, a controlled charge pump unit, a phase detection unit and a lower filter frequencies containing the first switch, the first and second capacitors, the first and second resistors, while the output of the controlled generator, which is the high-frequency output of the device, is dinene with a high-frequency input of a frequency divider with a variable division coefficient, the output of which is connected to the first, synchronized inputs of the frequency-phase detector and the phase capture unit, the output of the frequency divider with a fixed division coefficient is connected to the second inputs of the frequency-phase detector and the block for determination of capture phase, which are also synchronization inputs, the output of the reference oscillator is connected to the reference input of the frequency divider with a fixed division ratio, the first and second odes of the frequency-phase detector, which are respectively the outputs of the charge and discharge signals, are connected respectively to the first and second switching inputs of the controlled charge pump unit, which are respectively the inputs of the charge and discharge, the output of the controlled charge pump section is connected to the control input of the controlled generator and the first output the first capacitor, the second terminal of which is connected to the first terminal of the first resistor, the second terminals of the second capacitor and the first key being connected a common bus, characterized in that a microcontroller is introduced, the control input of which is the control input of the device, a frequency capture detection unit, and a second key is introduced into the low-pass filter, the first synchronized input of the frequency capture detection unit connected to the output of the frequency divider variable division ratio, the second input of the frequency capture detection unit, which is the synchronization input, is connected to the output of the frequency divider with a fixed division coefficient, the output of The frequency capture is connected to the first information input of the microcontroller, the output of the capture module is connected in phase to the second information input of the microcontroller, the first output of the microcontroller is the output of the capture signal in frequency and connected to the switching input of the second key, the second output of the microcontroller is the output of the capture signal in phase and connected to the switching input of the first key, the third output of the microcontroller is the output of the reset signal and is connected to the input By setting the initial state of a frequency divider with a variable division coefficient, a frequency divider with a fixed division coefficient and a frequency-phase detector, the fourth output of the microcontroller, which is the control output, is connected to the additional third input of the controlled charge pump block, which is the current switching input, in addition, the second terminal of the first capacitor is connected to the combined first terminals of the second capacitor, the second resistor and the second key, the second in the output of which is connected to a common bus, the second terminal of the second capacitor is connected to the second terminal of the first resistor, the second terminal of the second resistor is connected to the first terminal of the first key.