RU2297692C2

RU2297692C2 - Method for producing cmos transistor gate regions

Info

Publication number: RU2297692C2
Application number: RU2003134291/28A
Authority: RU
Inventors: Николай Михайлович Манжа (RU); Николай Михайлович Манжа; Алексей Николаевич Долгов (RU); Алексей Николаевич Долгов; Александр Николаевич Еременко (RU); Александр Николаевич Еременко
Original assignee: Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон"
Priority date: 2003-11-27
Filing date: 2003-11-27
Publication date: 2007-04-20
Also published as: RU2003134291A

Abstract

FIELD: microelectronics; complementary metal-oxide-semiconductor transistors.

SUBSTANCE: proposed method for producing CMOS transistor gate regions includes formation of regions of second polarity of conductivity, insulator, and gate silicon dioxide in substrate of first polarity of conductivity, deposition of polycrystalline silicon layer, its doping, formation of gate regions of p- and n-channel transistors, thermal cleaning in trichloroethylene and oxygen, deposition of separating silicon dioxide, modification, formation of drain and source regions of both polarities of conductivity, thermal cleaning in trichloroethylene and oxygen, deposition of pyrolytic insulating silicon dioxide, its modification by thermal firing in trichloroethylene and oxygen, opening of contact windows, metal deposition, and process operations (removal of natural silicon dioxide, formation of gate silicon dioxide, formation of polycrystalline silicon layer) conducted within single vacuum cycle of one reactor, whereupon polycrystalline silicon layer is doped.

EFFECT: improved and regulated electrophysical properties of gate silicon dioxide enabling enhancement of threshold voltage reproducibility and yield.

4 cl, 3 dwg

Description

Областью применения изобретения является микроэлектроника, а именно технология изготовления ИМС и может быть использована при изготовлении БИП, МОП, КМОП и БиКМОП приборов.The scope of the invention is microelectronics, namely the manufacturing technology of ICs and can be used in the manufacture of BIP, MOS, CMOS and BiKMOS devices.

Одной из особенностей изготовления МОП-транзисторов является формирование качественных диэлектриков, обладающих минимальной плотностью пористости, эффективными, подвижными зарядами и стабильностью свойств при физико-термических обработках. Особую актуальность приобретает качество подзатворных диэлектрических слоев, определяющих в основном работоспособность прибора.One of the features of manufacturing MOS transistors is the formation of high-quality dielectrics with a minimum porosity density, effective, mobile charges and stability of properties during physical and thermal treatments. Of particular relevance is the quality of gate dielectric layers, which mainly determine the operability of the device.

Существуют различные технологические варианты изготовления МОП, КМОП, БиКМОП приборов: Технология СБИС. Под ред. С.Зи, книга 2, Москва, «Мир», 1986, с.с.237-248, [1]; пат. США №5422290, H 01 L 21/265, 1995. [2], Г.Я.Красников.There are various technological options for manufacturing MOS, CMOS, BiKMOS devices: VLSI technology. Ed. S. Zi, book 2, Moscow, Mir, 1986, pp. 237-248, [1]; US Pat. USA No. 5422290, H 01 L 21/265, 1995. [2], G. Ya. Krasnikov.

Конструктивно-технологические особенности субмикронных МОП-транзисторов. Часть 1, «Техносфера» Москва, 2002, с.137, [3].Design and technological features of submicron MOS transistors. Part 1, “Technosphere” Moscow, 2002, p.137, [3].

Однако различным технологическим вариантам изготовления МОП, КМОП, БиКМОП приборов присуща характерная особенность. Затворная область таких приборов изготавливается идентично и состоит из следующих операций: химической очистки подложек; формирования подзатворного диоксида кремния, формирования слоя проводника затвора и формирования фотолитографией затворных областей. К недостаткам существующих способов формирования затворных областей относится то, что: отсутствует очистка подложек от «естественного» диоксида кремния, который образуется толщиной (8-12)А на атмосферном воздухе с неуправляемыми свойствами по плотности эффективного и подвижного зарядов в период определенного межоперационного времени хранения подложек (МВХ) перед формированием подзатворного диоксида кремния; после формирования подзатворного диоксида кремния также существует МВХ перед формированием поликремния, в период которого подзатворный диэлектрик подвергается воздействию неконтролируемой внешней атмосферы, отрицательно влияющей на его электрофизические свойства; формирование подзатворного диоксида кремния и поликремния разнесены по месту их формирования (подзатворный диоксид кремния формируется на одном оборудовании, а поликремний на другом, что вызывает необходимость МВХ, во время которого подзатворный диоксид кремния подвергаются воздействию неконтролируемой внешней атмосферы, отрицательно влияющей на его качество.However, various technological options for the manufacture of MOS, CMOS, BiKMOS devices have a characteristic feature. The closure area of such devices is made identically and consists of the following operations: chemical cleaning of the substrates; the formation of gate silicon dioxide, the formation of a layer of a conductor of the gate and the formation of photolithography of the gate regions. The disadvantages of the existing methods of forming the gate regions include the fact that: there is no cleaning of the substrates from “natural” silicon dioxide, which is formed by a thickness of (8-12) A in atmospheric air with uncontrolled properties in terms of the density of effective and mobile charges during a certain interoperational storage time of the substrates (MVX) before the formation of a gate silica; after the formation of the gate silicon dioxide, there is also an MBX before the formation of polysilicon, during which the gate dielectric is exposed to an uncontrolled external atmosphere that negatively affects its electrophysical properties; the formation of gate silicon dioxide and polysilicon are spaced at the place of their formation (gate silicon dioxide is formed on one equipment, and polysilicon on another, which necessitates an ICM, during which the gate silicon dioxide is exposed to an uncontrolled external atmosphere that adversely affects its quality.

Существует «Способ изготовления полупроводникового прибора» заявка Японии №60-38482 В4, H 01 L 27/092 [4], включающий формирование в подложке первого типа проводимости областей второго типа проводимости, противоканальных областей первого типа проводимости, диэлектрической изоляции между транзисторными структурами, формирование подзатворного диоксида кремния, формирование проводящего слоя затворных областей, формирование фотолитографией затворных областей p- и n- канальных транзисторов, формирование стоков и истоков второго типа проводимости в областях первого типа проводимости, формирование стоков и истоков первого типа проводимости в областях второго типа проводимости, формирование пиролитического диоксида кремния, анизотропным травлением которого осуществляется формирование на боковых стенках затворных областей разделительного диоксида кремния, формирование силицида титана на затворных, стоковых и истоковых областях, формирование изолирующего диэлектрика, вскрытие контактных окон, формирование металлизированной разводки.There is a “Method for manufacturing a semiconductor device”, Japanese application No. 60-38482 B4, H 01 L 27/092 [4], including the formation of regions of the second type of conductivity in the substrate of the first type of conductivity, channel-type regions of the first type of conductivity, dielectric insulation between transistor structures, formation gate silicon dioxide, the formation of a conducting layer of the gate regions, the formation by photolithography of the gate regions of p- and n-channel transistors, the formation of drains and sources of the second type of conductivity in the regions of the first type of conductivity, the formation of sinks and sources of the first type of conductivity in the regions of the second type of conductivity, the formation of pyrolytic silicon dioxide, anisotropic etching of which forms the separation of silicon dioxide on the side walls of the gate regions, the formation of titanium silicide in the gate, drain and source regions, the formation insulating dielectric, opening contact windows, the formation of a metallized wiring.

Недостатком способа [4] является отсутствие очистки подложек от естественного диоксида кремния и разнесенное по месту формирование подзатворного диоксида кремния и слоя поликристаллического кремния (подзатворный диэлектрик и слой поликристаллического кремния формируются на разных установках), что приводит к контакту подложек с неконтролируемой внешней атмосферой. Наиболее близким аналогом, принятым нами за прототип, является «Способ изготовления интегральных схем на КМОП-транзисторах», пат. РФ №2185686, H 01 L 21/8238, 1992 [5], включающий формирование в подложке первого типа проводимости областей второго типа проводимости, противоканальных областей, диэлектрической изоляции, формирование подзатворного диоксида кремния, формирование слоя поликристаллического кремния, его легирование, формирование затворных областей n- и p- канальных тразисторов, термическую очистку поверхности пластин в парогазовой смеси трихлорэтилена с кислородом (ТХЭ+O₂), осаждение разделительного диоксида кремния на вертикальных стенках затворов пиролизом кремнийорганических соединений, модифицирование его термическим отжигом в парогазовой смеси трихлорэтилена с кислородом, формирование областей стоков и истоков второго типа проводимости в подложке первого типа проводимости, областей стоков и истоков первого типа проводимости в областях второго типа проводимости, термическую очистку поверхности пластин в парогазовой смеси трихлорэтилена с кислородом, осаждение пиролизного изолирующего диоксида кремния, модификацию его термическим отжигом в парогазовой смеси трихлорэтилена с кислородом, вскрытие контактных окон и металлизацию.The disadvantage of the method [4] is the lack of purification of the substrates from natural silicon dioxide and the spaced-apart formation of a gate silicon dioxide and a layer of polycrystalline silicon (a gate dielectric and a layer of polycrystalline silicon are formed in different plants), which leads to contact of the substrates with an uncontrolled external atmosphere. The closest analogue adopted by us for the prototype is "A method of manufacturing integrated circuits on CMOS transistors", US Pat. RF №2185686, H 01 L 21/8238, 1992 [5], including the formation in the substrate of the first type of conductivity of the regions of the second type of conductivity, channel areas, dielectric insulation, the formation of gate silicon dioxide, the formation of a layer of polycrystalline silicon, its doping, the formation of gate regions n- and p- channel trazistorov, thermal cleaning of the surface of the plates in the vapor-gas mixture with oxygen trichlorethylene (TCE + O ₂₎ separating silica deposition on the vertical walls of the gate pyrolysis flint of organic compounds, its modification by thermal annealing in a gas-vapor mixture of trichlorethylene with oxygen, the formation of regions of drains and sources of the second conductivity type in the substrate of the first type of conductivity, regions of drains and sources of the first conductivity type in the regions of the second conductivity type, thermal cleaning of the wafer surface in the gas-vapor mixture of trichlorethylene with oxygen, deposition of pyrolysis insulating silicon dioxide, its modification by thermal annealing in a vapor-gas mixture of trichlorethylene with oxygen opening contact windows and plating.

Недостатком данного способа [5] является отсутствие очистки пластин от естественного диоксида кремния перед формированием подзатворного диоксида кремния, а формирование подзатворного диоксида кремния и слоя поликристаллического кремния разнесены по месту их формирования (формирование подзатворного диоксида кремния и слоя поликристаллического кремния выполняется на разных технологических установках), что приводит к отрицательному воздействию неконтролируемой внешней атмосферы на электрофизические свойства подзатворного диоксида кремния, заключающегося в невоспроизводимости пороговых напряжений МОП-транзисторов, что приводит к снижению выхода годных ИМС.The disadvantage of this method [5] is the lack of purification of the plates from natural silicon dioxide before the formation of the gate silicon dioxide, and the formation of the gate silicon dioxide and the polycrystalline silicon layer are spaced at the place of their formation (the formation of the gate silicon dioxide and the polycrystalline silicon layer is performed at different technological units), which leads to a negative effect of an uncontrolled external atmosphere on the electrophysical properties of the gate dioxide silicon, consisting in irreproducibility of the threshold voltages of the MOS transistors, which reduces the yield of IC.

Техническим результатом изобретения является устранение недостатков прототипа, приводящее к улучшению и стабилизации электрофизических свойств подзатворного диоксида кремния, способствующих увеличению воспроизводимости пороговых напряжений, приводящих к увеличению выхода годных ИМС.The technical result of the invention is the elimination of the disadvantages of the prototype, leading to the improvement and stabilization of the electrophysical properties of the gate silica, contributing to an increase in reproducibility of threshold voltages, leading to an increase in the yield of ICs.

Суть изобретения состоит в том, что технологические операции: травление естественного диоксида кремния, формирование подзатворного диоксида кремния и слоя поликристаллического кремния проводят в едином вакуумном цикле одного реактора без контакта с внешней средой (т.е. вышеуказанная группа группа технологических операций выполняется в одном рабочем объеме, в течение которых подложки не подвергаются воздействию неконтролируемой внешней среды). После химической обработки подложек их загружают в реактор, последний откачивают до давления 500 Па, в реактор подают газообразный фтористый водород, разбавленный аргоном (1:10). В парах газообразного фтористого водорода происходит травление естественного диоксида кремния. Потом реактор продувают аргоном с откачкой, прекращают подачу аргона и в реактор подают кислород, в потоке которого формируется подзатворный диоксид кремния, далее температуру реактора снижают с температуры формирования подзатворного диоксида кремния до температуры осаждения слоя поликристаллического кремния с прокачкой реактора аргоном. Прекращают подачу аргона и в реактор подают моносилан и формируют слой поликристаллического кремния. Прекращают подачу моносилана, прокачивают реактор с аргоном, производят разгерметизацию реактора и выгружают подложки. Легируют слой поликристаллического кремния и фотолитографией формируют затворные области КМОП-транзисторов. Подзатворный диоксид кремния может формироваться как в потоке кислорода, так и в потоке парогазовой смеси трихлорэтилена с кислородом.The essence of the invention lies in the fact that the technological operations: etching of natural silicon dioxide, the formation of gate silica and a layer of polycrystalline silicon are carried out in a single vacuum cycle of one reactor without contact with the external environment (i.e., the above group of operations is performed in one working volume during which the substrates are not exposed to an uncontrolled external environment). After chemical treatment of the substrates, they are loaded into the reactor, the latter is pumped out to a pressure of 500 Pa, gaseous hydrogen fluoride diluted with argon (1:10) is fed into the reactor. In gaseous hydrogen fluoride vapors, etching of natural silicon dioxide occurs. Then, the reactor is purged with argon with evacuation, the argon supply is stopped, and oxygen is fed into the reactor, in the flow of which the gate silicon dioxide is formed, then the temperature of the reactor is reduced from the temperature of formation of the gate silicon dioxide to the deposition temperature of the polycrystalline silicon layer with argon pumping of the reactor. The argon supply is stopped and monosilane is fed into the reactor and a polycrystalline silicon layer is formed. They stop the monosilane supply, pump the reactor with argon, depressurize the reactor and unload the substrates. A layer of polycrystalline silicon is doped and photolithography forms gate regions of CMOS transistors. Gate silica can be formed both in the oxygen stream and in the vapor-gas mixture of trichlorethylene with oxygen.

Таким образом, отличительным признаком предлагаемого изобретения является то, что для формирования затворных областей КМОП-транзисторов группа технологических операций: удаление естественного диоксида, формирование подзатворного диоксида кремния, слоя поликристаллического кремния проводятся в едином вакуумном цикле одного реактора. Эти три процесса интегрированы в одном реакторе, во время этих процессов подложки не контактируют с неконтролируемой внешней средой, что позволяет улучшить качество изготовления подзатворного диоксида кремния и повысить за счет этого процент выхода годных ИМС. Данная совокупность отличительных признаков позволяет решить поставленную задачу.Thus, a hallmark of the present invention is that for the formation of the gate regions of CMOS transistors, a group of technological operations: removal of natural dioxide, the formation of gate silicon dioxide, a layer of polycrystalline silicon are carried out in a single vacuum cycle of one reactor. These three processes are integrated in one reactor; during these processes, the substrates do not come in contact with an uncontrolled environment, which improves the quality of manufacture of gate silica and thereby increases the yield of suitable ICs. This set of distinctive features allows us to solve the problem.

На фиг.1-3 представлены основные этапы изготовления КМОП-транзисторов с затворными областями по предлагаемому изобретению.Figure 1-3 presents the main stages of the manufacture of CMOS transistors with gate regions according to the invention.

На фиг.1 представлен разрез структуры, где в полупроводниковой подложке 1 сформирован карман p-типа проводимости 2, сформирована диэлектрическая изоляция 3, сформированы противоканальные области 4 и в едином вакуумном цикле удален естественный диоксид кремния, сформирован подзатворный диоксид кремния 5, поликристаллический кремний 7 и после его легирования методом фотолитографии сформированы затворные области p- и n- транзисторов. На затворных областях сформирован разделительный диэлектрик 7.Figure 1 shows a section of a structure where a p-type pocket of conductivity 2 is formed in a semiconductor substrate 1, dielectric insulation 3 is formed, antichannel regions 4 are formed, and natural silicon dioxide is removed in a single vacuum cycle, gate silicon dioxide 5 is formed, polycrystalline silicon 7 and After doping with photolithography method, gate regions of p- and n-transistors are formed. An isolation dielectric 7 is formed on the gate regions.

На фиг.2 представлен разрез структуры, где в кармане n-типа проводимости сформированы стоки-истоки 8 p-канального транзистора, а в кармане p-типа проводимости сформированы стоки-истоки 9 n-канального транзистора.FIG. 2 shows a section through a structure where in the n-type conductivity pocket the source-sinks 8 of the p-channel transistor are formed, and in the p-type pocket the drain-source-sources 9 of the n-channel transistor are formed.

На фиг.3 представлен разрез структуры, где сформирован изолирующий диэлектрик 10, вскрыты контактные окна и сформирована металлизация 12 p-канального транзистора и металлизация 11 n-канального транзистора.Figure 3 presents a section of the structure where the insulating dielectric 10 is formed, the contact windows are opened and the metallization of the 12 p-channel transistor and metallization 11 of the n-channel transistor are formed.

1. Пример. На монокристаллической подложке КЭФ-4,5 (100) формировали диоксид кремния толщиной 0,165 мкм при Т=920°С в парах воды. С помощью фотолитографии в диоксиде кремния вскрывали окна под n-карман и ионным легированием с Е=60 кэВ и D=0,8 мкКл/см² вводили фосфор. После химической обработки формировали диоксид кремния толщиной 0,035 мкм при Т=950°С в кислороде. С помощью фотолитографии в диоксиде кремния вскрывали окна под p-карман и ионным легированием с Е=100 кэВ и D=2,2 мкКл/см² вводили бор. После химической обработки производили разгонку примеси при Т=1150°С в течение 17 час в кислороде. При этом получали следующие параметры: сопротивление n-кармана - (800±50) Ом/кв; сопротивление p-кармана (2000±150) Ом/кв; глубина p-кармана (5±0,2) мкм. Стравливали диоксид кремния и после химической обработки формировали двойной диэлектрик: диоксид кремния толщиной 0,04 мкм в трихлорэтилене (ТХЭ) с кислородом; нитрид кремния толщиной 0,12 мкм при Т=800°С и давлении (P) в реакторе 20 Па. В двуслойном диэлектрике вскрывали окна под локальное окисление и ионным легированием бора с Е=20 кэВ и D=10 мкКл/см²формировали p-охрану. Проводили локальное окисление под защитой нитрида кремния при Т=920°С P=10 атм в парах воды, при этом толщина диоксида кремния составляла (0,65±0,05) мкм, сопротивление p-охранных областей (5±1,5) кОм/кв, а глубина (1,5±0,3) мкм. После химической обработки подложек, последние загружали в реактор и проводили группу технологических операций: а) удаление естественного диоксида кремния в парах газообразного фтористого водорода, разбавленного аргоном 1:10=HF:Ar при Т=800°С и Р=500 Па в течение 5 мин; б) продували реактор аргоном в течение 10 мин, подавали в реактор кислород и формировали подзатворный диоксид кремний толщиной 0,015 мкм при этой же температуре при Р=1000 Па в течение 150 мин; в) с продувкой аргоном реактора в последнем снижали температуру с Т=800°С до Т=620°С, подавали в реактор моносилан расходом 15 л/ч и формировали слой поликристаллического кремния при Р=40 Па толщиной 0,5 мкм. Подложки выгружали из реактора и проводили легирование слоя поликристаллического кремния из PCl₃ при Т=920°С, при этом сопротивление поликремния - (17±3) Ом/кв. Методом фотолитографии формировали маску подзатворные области p- и n-канальные транзисторы и плазмохимическим травлением (ПХТ) в SF₆+O₂ травили поликремний при Р=(2-3) Па и мощности ВЧ-разряда 100 Вт, после химической обработки подложек проводили термическую обработку подложек при Т=850°С в ТХЭ+O₂ (20-30) мин. Осаждали диоксид кремния пиролизом тетраэтилортосиликата (ТЭОСа) при Т=720°С и Р=80 Па толщиной (0,2±0,02) мкм, производили его модификацию термическим отжигом при Т=900°С в ТХЭ+O₂ в течение 30 мин. Реакционно-ионным травлением в CHF₃+CF₄+Ar при Р=(60-70) Па и мощности ВЧ-разряда (350-380) Вт пиролизного диоксида кремния формировали на боковых стенках затворов разделительный диэлектрик. Методом фотолитографии вскрывали окна под стоковые и истоковые области n-канального транзистора и ионным легированием последовательно вводили фосфор с Е=40 кэВ и D=15 мкКл/см² и мышьяк с Е=100 кэВ и D=800 мкКл/см² и проводили термический отжиг при Т=500°С, 60 мин. Методом фотолитографии вскрывали окна под стоковые и истоковые области p-канального транзистора и ионным легированием вводили бор с Е=25 кэВ и D=500 мкКл/ см², проводили термическую очистку подложек при Т=850°С, 30 мин в трихлорэтилене с кислородом. Осаждали пиролизный диоксид кремния из ТЭОСа при Т=720°С и Р=80 Па толщиной 0,5 мкм, проводили отжиг осажденного диоксида кремния в ТХЭ+O₂ при Т=900°С, 30 мин. Плазмохимическим травлением вскрывали окна к p- и n-канальным транзисторам, напыляли алюминий и травлением алюминия формировали разводку.1. An example. On a KEF-4.5 (100) single crystal substrate, silicon dioxide 0.165 μm thick was formed at T = 920 ° C in water vapor. Using photolithography in silicon dioxide, windows were opened under the n-pocket and phosphorus was introduced with ion doping with E = 60 keV and D = 0.8 μC / cm ² . After chemical treatment, silicon dioxide with a thickness of 0.035 μm was formed at T = 950 ° C in oxygen. Using photolithography in silicon dioxide, windows were opened under the p-pocket and boron was introduced with ion doping with E = 100 keV and D = 2.2 μC / cm ² . After chemical treatment, the impurity was distilled at T = 1150 ° C for 17 hours in oxygen. The following parameters were obtained: resistance of the n-pocket - (800 ± 50) Ohm / sq; p-pocket resistance (2000 ± 150) Ohm / sq; p-pocket depth (5 ± 0.2) microns. Silicon dioxide was etched and, after chemical treatment, a double dielectric was formed: silica 0.04 μm thick in trichlorethylene (TCE) with oxygen; Silicon nitride with a thickness of 0.12 μm at T = 800 ° C and a pressure (P) in the reactor of 20 Pa. Windows for local oxidation were opened in a two-layer dielectric, and p-guard was formed by ion doping of boron with E = 20 keV and D = 10 μC / cm ² . Local oxidation was carried out under the protection of silicon nitride at T = 920 ° C P = 10 atm in water vapor, while the thickness of the silicon dioxide was (0.65 ± 0.05) μm, the resistance of the p-guard regions (5 ± 1.5) kOhm / sq, and the depth (1.5 ± 0.3) microns. After chemical treatment of the substrates, the latter were loaded into the reactor and a group of technological operations was carried out: a) removal of natural silicon dioxide in vapor of gaseous hydrogen fluoride diluted with argon 1: 10 = HF: Ar at T = 800 ° C and P = 500 Pa for 5 min; b) purged the reactor with argon for 10 min, supplied oxygen to the reactor and formed gate silica with a thickness of 0.015 μm at the same temperature at P = 1000 Pa for 150 min; c) with argon purging of the reactor in the latter, the temperature was lowered from T = 800 ° C to T = 620 ° C, monosilane was fed to the reactor at a rate of 15 l / h and a layer of polycrystalline silicon was formed at P = 40 Pa, 0.5 μm thick. The substrates were unloaded from the reactor and the polycrystalline silicon layer of PCl ₃ was doped at Т = 920 ° С, while the polysilicon resistance was (17 ± 3) Ohm / sq. The gate regions of p- and n-channel transistors were masked by photolithography and plasma-chemical etching (PCT) in SF ₆ + O _{2 was} etched with polysilicon at P = (2-3) Pa and an RF power of 100 W; after the chemical treatment of the substrates, the thermal treatment of substrates at T = 850 ° C in TCE + O ₂ (20-30) min. Silicon dioxide was precipitated by pyrolysis of tetraethylorthosilicate (TEOS) at T = 720 ° C and P = 80 Pa with a thickness of (0.2 ± 0.02) μm, it was modified by thermal annealing at T = 900 ° C in TCE + O ₂ for 30 min Reactive ion etching in CHF ₃ + CF ₄ + Ar at P = (60-70) Pa and RF power (350-380) W of pyrolysis silicon dioxide formed a dielectric on the side walls of the gates. Using photolithography, the windows were opened under the drain and source regions of the n-channel transistor, and phosphorus with E = 40 keV and D = 15 μC / cm ² and arsenic with E = 100 keV and D = 800 μC / cm ² were sequentially introduced by ion doping and thermal annealing at Т = 500 ° С, 60 min. Using photolithography, the windows were opened under the drain and source regions of the p-channel transistor and boron with E = 25 keV and D = 500 μC / cm ² was introduced by ion doping, the substrates were thermally cleaned at T = 850 ° C, for 30 min in trichlorethylene with oxygen. Pyrolysis silica was precipitated from TEOS at T = 720 ° C and P = 80 Pa, 0.5 μm thick, and the deposited silicon dioxide was annealed at TCE + O ₂ at T = 900 ° C for 30 min. Plasma-chemical etching opened the windows to the p- and n-channel transistors, sprayed aluminum and etched the aluminum to form a wiring.

Источники информацииInformation sources

1. Технология СБИС. Под ред. С.Зи, книга 2, Москва, «Мир», 1986, с.237-248.1. VLSI technology. Ed. S. Zee, book 2, Moscow, Mir, 1986, pp. 237-248.

2. Пат. США №5422290, Н 01 L 21/265, 1995.2. Pat. US No. 5422290, H 01 L 21/265, 1995.

Г.Я. Красников. Конструктивно-технологические особенности субмикронных МОП-транзисторов. Часть 1, «Техносфера» Москва, 2002, с.137.G.Ya. Krasnikov. Design and technological features of submicron MOS transistors. Part 1, “Technosphere” Moscow, 2002, p.137.

3. Заявка Японии №60-38482 В4, H 01 L 27/092.3. Japanese application No. 60-38482 B4, H 01 L 27/092.

4. Пат. РФ №2185686, H 01 L 21/8238, 1992 - прототип.4. Pat. RF №2185686, H 01 L 21/8238, 1992 - prototype.

Claims

1. The method of forming the gate regions of the CMOS transistors, including the formation in the substrate of the first type of conductivity of the regions of the second type of conductivity, anti-channel regions, dielectric insulation, the formation of gate silicon dioxide, the deposition of a layer of polycrystalline silicon, its doping, the formation of the gate regions of p- and n-channel transistors, thermal cleaning of the substrate surface in trichlorethylene with oxygen, deposition of separation silicon dioxide on the vertical walls of the pyrolyte gates Ohms of organosilicon compounds, modification by thermal annealing in trichlorethylene with oxygen, the formation of regions of drains and sources of the second conductivity type in the regions of the first conductivity type, the formation of regions of drains and sources of the first conductivity type in the regions of the second conductivity type, thermal cleaning of the surface of the substrates in trichlorethylene with oxygen, deposition of pyrolysis insulating silicon dioxide, modification by thermal annealing in trichlorethylene with oxygen, opening of contact windows and metal lysing, characterized in that the technological operations: removal of natural silicon dioxide, the formation of a gate silica, the formation of a layer of polycrystalline silicon is carried out in a single vacuum cycle of one reactor, after which a layer of polycrystalline silicon is doped.

2. The method according to claim 1, characterized in that the formation of the gate silica is carried out in oxygen.

3. The method according to claim 1, characterized in that the formation of the gate silica is carried out in a vapor-gas mixture of trichlorethylene with oxygen.

4. The method according to any one of claims 1 to 3, characterized in that after the formation of the gate silica, the temperature in the reactor is reduced to the temperature of deposition of polysilicon.