RU2285946C1

RU2285946C1 - Transformer of code to frequency

Info

Publication number: RU2285946C1
Application number: RU2005107947/09A
Authority: RU
Inventors: Сергей Валерьевич Челебаев (RU); Сергей Валерьевич Челебаев; Алексей Васильевич Кистрин (RU); Алексей Васильевич Кистрин; Сергей Федорович Стрепетов (RU); Сергей Федорович Стрепетов; Александр Анатольевич Логинов (RU); Александр Анатольевич Логинов
Original assignee: Федеральное Государственное Унитарное Предприятие "Государственный Рязанский Приборный Завод"
Priority date: 2005-03-21
Filing date: 2005-03-21
Publication date: 2006-10-20

Abstract

FIELD: automatics and computer science, possible use for analog-digital transformation of sign-alternating code to frequency with possible digital correction, and also in computing devices for multiplying sequence frequency of impulse signal by parallel binary code.

SUBSTANCE: transformer (dwg.1) contains first binary multiplexer 3, transforming input sign-alternating code N_sa 18 to frequency F_y1, second binary multiplexer 6, transforming sign-alternating correcting code N_corr to frequency F_y2, device 16 for multiplexing output signals of binary multiplexer, performing multiplexing of output frequencies of binary multiplexers 3 and 6, i.e. inserting impulses, proportional to correcting code N_corr, into frequency-impulse stream, proportional to code N_sa being transformed.

EFFECT: realization of transformation of sign-alternating code to frequency, decreased transformation error due to introduction of digital correction of additive and multiplicative components of transformation errors.

3 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для цифроаналогового преобразования знакопеременного кода в частоту с возможностью цифровой коррекции, а также в вычислительных устройствах для умножения частоты следования импульсных сигналов на параллельный двоичный код.The invention relates to automation and computer technology and can be used for digital-to-analog conversion of an alternating code into a frequency with the possibility of digital correction, as well as in computing devices for multiplying the pulse repetition rate by a parallel binary code.

Наиболее близким по совокупности признаков и по технической сущности к заявляемому устройству является двоичный умножитель (патент РФ №2006918, МПК G 06 F 7/68, 1994), который обеспечивает формирование выходной частоты, пропорциональной входному коду; содержащий двоичный счетчик, элемент задержки, n-канальный мультиплексор (n - число разрядов счетчика), первый и второй элементы И, триггер и формирователь импульсов, первый вход первого элемента И соединен с выходом элемента задержки, выходы разрядов двоичного счетчика соединены с соответствующими адресными входами n-канального мультиплексора, нулевой информационный вход которого соединен с управляющим входом умножителя, а информационные входы с первого по n-й - со входами соответствующих разрядов цифрового входа умножителя, причем первый информационный вход умножителя соединен со счетным входом двоичного счетчика и выходом второго элемента И, первый вход которого соединен со входом опорной частоты умножителя, входом формирователя импульсов и стробирующим входом n-канального мультиплексора, вход расширения и выход переноса которого соединены соответственно со входом расширения и выходом переноса умножителя, второй информационный выход которого соединен с выходом n-канального мультиплексора и входом элемента задержки, вход задания режима работы умножителя соединен со вторым входом первого элемента И, выход которого соединен со счетным входом триггера, вход сброса которого соединен с выходом формирователя импульсов, а инверсный выход - со вторым входом второго элемента И.The closest in combination of features and in technical essence to the claimed device is a binary multiplier (RF patent No.2006918, IPC G 06 F 7/68, 1994), which ensures the formation of an output frequency proportional to the input code; containing a binary counter, a delay element, an n-channel multiplexer (n is the number of bits of the counter), the first and second elements And, a trigger and a pulse shaper, the first input of the first element And is connected to the output of the delay element, the outputs of the bits of the binary counter are connected to the corresponding address inputs n-channel multiplexer, the zero information input of which is connected to the control input of the multiplier, and the information inputs from the first to the nth - with the inputs of the corresponding bits of the digital input of the multiplier, The information input of the multiplier is connected to the counting input of the binary counter and the output of the second element And, the first input of which is connected to the input of the reference frequency of the multiplier, the input of the pulse former and the gate input of the n-channel multiplexer, the expansion input and the transfer output of which are connected respectively to the expansion input and output the transfer of the multiplier, the second information output of which is connected to the output of the n-channel multiplexer and the input of the delay element, the input of the job mode of the multiplier is connected with the second input of the first element And, the output of which is connected to the counting input of the trigger, the reset input of which is connected to the output of the pulse shaper, and the inverse output with the second input of the second element I.

Недостатками прототипа являются его ограниченные функциональные возможности, а именно схемно-конструктивно не предусмотрены возможность преобразования знакопеременных кодов и возможность цифровой коррекции выходной частоты, так как он предназначен только для преобразования однополярного кода в частотно-импульсную последовательность.The disadvantages of the prototype are its limited functionality, namely, the circuit design does not provide for the possibility of converting alternating codes and the possibility of digital correction of the output frequency, since it is intended only for converting a unipolar code into a pulse-frequency sequence.

Технический результат предлагаемого изобретения направлен на расширение функциональных возможностей, а именно на реализацию преобразования знакопеременного кода в частоту, а также на снижение погрешности преобразования за счет введения цифровой коррекции аддитивной и мультипликативной составляющих погрешностей преобразования.The technical result of the invention is aimed at expanding the functionality, namely, the implementation of converting an alternating code into a frequency, as well as reducing the conversion error by introducing digital correction of the additive and multiplicative components of the conversion errors.

Технический результат достигается тем, что преобразователь кода в частоту содержит первый двоичный умножитель, состоящий из первого двоичного счетчика и первого мультиплексора (n - число разрядов первого счетчика и число каналов первого мультиплексора), выходы разрядов первого двоичного счетчика соединены с соответствующими адресными входами первого мультиплексора, вход опорной частоты F_о преобразователя соединен со входом тактирования первого двоичного умножителя, вход тактирования первого двоичного умножителя одновременно является входом тактирования первого двоичного счетчика и нулевым информационным входом первого мультиплексора, разряды цифрового входа первого двоичного умножителя одновременно являются соответствующими информационными входами первого мультиплексора, информационные входы входного преобразуемого кода N_пр со второго по n-й соединены со входами соответствующих разрядов цифрового входа первого двоичного умножителя, выход первого двоичного умножителя одновременно является выходом первого мультиплексора, второй двоичный умножитель, аналогичный первому двоичному умножителю, первый и второй инверторы для инверсии старших разрядов входного преобразуемого кода N_пр и входного корректирующего кода N_корр и устройство мультиплексирования выходных сигналов двоичных умножителей, включающее в себя третий инвертор, третий мультиплексор, третий двоичный счетчик, первый, второй и третий компараторы, элемент И, старший разряд а₁ входного преобразуемого кода N_пр соединен со входом первого инвертора, выход первого инвертора соединен со входом старшего разряда цифрового входа первого двоичного умножителя, разряды цифрового входа второго двоичного умножителя одновременно являются соответствующими информационными входами второго мультиплексора, разряды b₂...b_k входного корректирующего кода N_корр соединены со входами соответствующих разрядов цифрового входа второго двоичного умножителя, а старший разряд b₁ входного корректирующего кода N_корр соединен со входом второго инвертора, выход второго инвертора соединен со входом старшего разряда цифрового входа второго двоичного умножителя, выходы разрядов второго двоичного счетчика соединены с соответствующими адресными входами второго мультиплексора, вход опорной частоты F_о преобразователя соединен со входом тактирования второго двоичного умножителя и входом тактирования устройства мультиплексирования выходных сигналов двоичных умножителей, вход тактирования второго двоичного умножителя одновременно является входом тактирования второго двоичного счетчика и нулевым информационным входом второго мультиплексора, вход тактирования устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является третьим входом тактирования третьего двоичного счетчика, выход первого двоичного умножителя соединен с первым частотным входом устройства мультиплексирования выходных сигналов двоичных умножителей, выход второго двоичного умножителя одновременно является выходом второго мультиплексора, первый частотный вход устройства мультиплексирования выходных сигналов двоичных умножителей является одновременно первым входом третьего мультиплексора, второй частотный вход устройства мультиплексирования выходных сигналов двоичных умножителей является одновременно вторым входом третьего мультиплексора, выход второго двоичного умножителя соединен со вторым частотным входом устройства мультиплексирования выходных сигналов двоичных умножителей, нулевой информационный вход третьего мультиплексора соединен с выходом элемента И, выход третьего мультиплексора одновременно является выходом устройства мультиплексирования выходных сигналов двоичных умножителей и выходом преобразователя, счетный выход третьего двоичного счетчика соединен с первой входной шиной первого, второго и третьего компараторов, выход первого компаратора соединен с первым входом разрешения счета третьего двоичного счетчика и со входом третьего инвертора, первая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является второй входной шиной первого компаратора, вторая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является второй входной шиной второго компаратора, третья входная шина устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является второй входной шиной третьего компаратора, первая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей соединена с константой С, вторая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей соединена с константой Е, третья входная шина устройства мультиплексирования выходных сигналов двоичных умножителей соединена с константой G, выход второго компаратора соединен с первым входом элемента И, выход третьего компаратора соединен со вторым входом элемента И, выход третьего инвертора соединен со вторым входом сброса третьего двоичного счетчика.The technical result is achieved by the fact that the code-to-frequency converter contains a first binary multiplier consisting of a first binary counter and a first multiplexer (n is the number of bits of the first counter and the number of channels of the first multiplexer), the outputs of the bits of the first binary counter are connected to the corresponding address inputs of the first multiplexer, input reference frequency F _of the inverter is connected to the clock input of the first binary multiplier, the input timing of the first binary multiplier is simultaneously Xia input timing of the first binary counter and zero data input of the first multiplexer, bits of the digital input first binary multiplier are simultaneously corresponding data inputs of the first multiplexer data inputs input the converted code N _pr from the second to n-th are connected to the inputs of respective bits of the digital input first binary multiplier , the output of the first binary multiplier is simultaneously the output of the first multiplexer, the second binary multiplier, anal tech first binary multiplier, the first and second inverters to invert the MSBs input the converted code N _etc. and input correcting code N _corr and apparatus multiplexing the output signals of the binary multiplier including a third inverter, a third multiplexer, the third binary counter, first, second and third comparators, aND gate, the MSB of the input ₁ and converted code N _forth connected to the input of the first inverter, the output of the first inverter connected to the input most significant bit of the digital inputs of the first of the binary multiplier, the digital input bits of the second binary multiplier are also respective information inputs of the second multiplexer, bits b ₂ ... b _k input correcting code N _corr connected to the inputs of respective bits of a binary digital input of the second multiplier and the MSB b ₁ input correcting code N _{corr is} connected to the input of the second inverter, the output of the second inverter is connected to the input of the highest bit of the digital input of the second binary multiplier, the outputs of the bits of the second two the counter are connected to the corresponding address inputs of the second multiplexer, the input of the reference frequency F _{о of the} converter is connected to the clock input of the second binary multiplier and the clock input of the multiplexing device of the output signals of the binary multipliers, the clock input of the second binary multiplier is simultaneously the clock input of the second binary counter and the zero information input of the second multiplexer, clock input of the binary output multiplexing device multipliers is simultaneously the third clock input of the third binary counter, the output of the first binary multiplier is connected to the first frequency input of the binary multiplier output signal multiplexing device, the output of the second binary multiplier is simultaneously the second multiplexer output, the first frequency input of the binary multiplier output signal multiplexing device is simultaneously the first input of the third multiplexer, the second frequency input of the multiplexing device in the input signals of the binary multipliers is simultaneously the second input of the third multiplexer, the output of the second binary multiplier is connected to the second frequency input of the device for multiplexing the output signals of binary multipliers, the zero information input of the third multiplexer is connected to the output of the element And, the output of the third multiplexer is simultaneously the output of the device of multiplexing the output signals of binary multipliers and the output of the converter, the counting output of the third binary counter is connected n with the first input bus of the first, second and third comparators, the output of the first comparator is connected to the first input of the account resolution of the third binary counter and to the input of the third inverter, the first input bus of the device for multiplexing the output signals of the binary multipliers is simultaneously the second input bus of the first comparator, the second input bus a device for multiplexing the output signals of binary multipliers at the same time is the second input bus of the second comparator, the third input bus of the device multiplexing the output signals of binary multipliers is simultaneously the second input bus of the third comparator, the first input bus of the device for multiplexing the output signals of binary multipliers is connected to constant C, the second input bus of the device for multiplexing the output signals of binary multipliers is connected to constant E, the third input bus of the device for multiplexing the output signals of binary multipliers connected to the constant G, the output of the second comparator is connected to the first input of the element And, the output of the third comparator is connected to the second input of the And element, the output of the third inverter is connected to the second reset input of the third binary counter.

Отличительными признаками предлагаемого изобретения является то, что в преобразователь кода в частоту введены второй двоичный умножитель, аналогичный первому двоичному умножителю, первый и второй инверторы для инверсии старших разрядов входного преобразуемого кода N_пр и входного корректирующего кода N_корр и устройство мультиплексирования выходных сигналов двоичных умножителей, включающее в себя третий инвертор, третий мультиплексор, третий двоичный счетчик, первый, второй и третий компараторы, элемент И, старший разряд а₁ входного преобразуемого кода N_пр соединен со входом первого инвертора, выход первого инвертора соединен со входом старшего разряда цифрового входа первого двоичного умножителя, разряды цифрового входа второго двоичного умножителя одновременно являются соответствующими информационными входами второго мультиплексора, разряды b₂...b_k входного корректирующего кода N_корр соединены со входами соответствующих разрядов цифрового входа второго двоичного умножителя, а старший разряд b₁ входного корректирующего кода N_корр соединен со входом второго инвертора, выход второго инвертора соединен со входом старшего разряда цифрового входа второго двоичного умножителя, выходы разрядов второго двоичного счетчика соединены с соответствующими адресными входами второго мультиплексора, вход опорной частоты F_о преобразователя соединен со входом тактирования второго двоичного умножителя и входом тактирования устройства мультиплексирования выходных сигналов двоичных умножителей, вход тактирования второго двоичного умножителя одновременно является входом тактирования второго двоичного счетчика и нулевым информационным входом второго мультиплексора, вход тактирования устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является третьим входом тактирования третьего двоичного счетчика, выход первого двоичного умножителя соединен с первым частотным входом устройства мультиплексирования выходных сигналов двоичных умножителей, выход второго двоичного умножителя одновременно является выходом второго мультиплексора, первый частотный вход устройства мультиплексирования выходных сигналов двоичных умножителей является одновременно первым входом третьего мультиплексора, второй частотный вход устройства мультиплексирования выходных сигналов двоичных умножителей является одновременно вторым входом третьего мультиплексора, выход второго двоичного умножителя соединен со вторым частотным входом устройства мультиплексирования выходных сигналов двоичных умножителей, нулевой информационный вход третьего мультиплексора соединен с выходом элемента И, выход третьего мультиплексора одновременно является выходом устройства мультиплексирования выходных сигналов двоичных умножителей и выходом преобразователя, счетный выход третьего двоичного счетчика соединен с первой входной шиной первого, второго и третьего компараторов, выход первого компаратора соединен с первым входом разрешения счета третьего двоичного счетчика и со входом третьего инвертора, первая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является второй входной шиной первого компаратора, вторая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является второй входной шиной второго компаратора, третья входная шина устройства мультиплексирования выходных сигналов двоичных умножителей одновременно является второй входной шиной третьего компаратора, первая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей соединена с константой С, вторая входная шина устройства мультиплексирования выходных сигналов двоичных умножителей соединена с константой Е, третья входная шина устройства мультиплексирования выходных сигналов двоичных умножителей соединена с константой G, выход второго компаратора соединен с первым входом элемента И, выход третьего компаратора соединен со вторым входом элемента И, выход третьего инвертора соединен со вторым входом сброса третьего двоичного счетчика.Distinctive features of the present invention is that a second binary multiplier, similar to the first binary multiplier, the first and second inverters for inverting the high bits of the input convertible code N _pr and the input correction code N _corr and the device for multiplexing the output signals of binary multipliers, are introduced into the code-to-frequency converter, including a third inverter, a third multiplexer, the third binary counter, first, second and third comparators, aND gate, and the MSB of the input ₁ N reobrazuemogo code _etc. connected to the input of the first inverter, the output of the first inverter is coupled to the input of MSB digital input first binary multiplier, the digital input bits of the second binary multiplier are both corresponding data inputs of the second multiplexer, bits b ₂ ... b _k input correcting code N _{corr are} connected to the inputs of the corresponding bits of the digital input of the second binary multiplier, and the senior bit b _{1 of the} input correction code N _{corr is} connected to the input of the second and inverter, the output of the second inverter is connected to the input of the highest bit of the digital input of the second binary multiplier, the outputs of the bits of the second binary counter are connected to the corresponding address inputs of the second multiplexer, the input of the reference frequency F _{about the} converter is connected to the clock input of the second binary multiplier and the clock input of the binary output multiplexing device multipliers, the clock input of the second binary multiplier is simultaneously the clock input of the second binary the counter and the zero information input of the second multiplexer, the clock input of the binary multiplier output signal multiplexing device is simultaneously the third clock input of the third binary counter, the output of the first binary multiplier is connected to the first frequency input of the binary multiplier output signal multiplexing device, the output of the second binary multiplier is simultaneously the output of the second multiplexer , the first frequency input of the output signal multiplexing device binary multiplier capture is simultaneously the first input of the third multiplexer, the second frequency input of the binary multiplier output multiplexing device is simultaneously the second input of the third multiplexer, the output of the second binary multiplier is connected to the second frequency input of the binary multiplier output signal multiplexing device, the zero information input of the third multiplexer is connected to the output element And, the output of the third multiplexer is simultaneously the output of the device In order to multiplex the output signals of the binary multipliers and the output of the converter, the counting output of the third binary counter is connected to the first input bus of the first, second and third comparators, the output of the first comparator is connected to the first input of the count resolution of the third binary counter and to the input of the third inverter, the first input bus of the multiplexing device the output signals of the binary multipliers is simultaneously the second input bus of the first comparator, the second input bus of the multiplex device the output signals of the binary multipliers is simultaneously the second input bus of the second comparator, the third input bus of the device for multiplexing the output signals of the binary multipliers is simultaneously the second input bus of the third comparator, the first input bus of the device for multiplexing the output signals of binary multipliers is connected to the constant C, the second input bus of the output multiplexing device signals of binary multipliers connected to a constant E, the third input bus device mu the multiplexing of the output signals of the binary multipliers is connected to a constant G, the output of the second comparator is connected to the first input of the And element, the output of the third comparator is connected to the second input of the And element, the output of the third inverter is connected to the second reset input of the third binary counter.

На фиг.1 представлена структурная схема предлагаемого преобразователя, на фиг.2 - график зависимости диапазона выходной частоты F_y1 первого двоичного умножителя от входного преобразуемого кода N_пр, на фиг.3 - временные диаграммы работы преобразователя.Figure 1 presents the structural diagram of the proposed Converter, figure 2 is a graph of the dependence of the output frequency range F _{y1 of the} first binary multiplier on the input convertible code N _CR , figure 3 is a timing diagram of the Converter.

Преобразователь кода в частоту содержит первый двоичный умножитель 3, второй двоичный умножитель 6, устройство мультиплексирования выходных сигналов двоичных умножителей 16, первый инвертор 7, второй инвертор 8, входной преобразуемый код N_пр 18, входной корректирующий код N_корр 19, вход опорной частоты преобразования F_о 17, три входные константы С 20, E 21, G 22 и выходную частоту преобразователя F_вых 23.The code-to-frequency converter comprises a first binary multiplier 3, a second binary multiplier 6, a device for multiplexing the output signals of the binary multipliers 16, a first inverter 7, a second inverter 8, an input convertible code N _pr 18, an input correction code N _corr 19, an input of the reference frequency of the conversion F _about 17, three input constants C 20, E 21, G 22 and the output frequency of the converter F _o 23.

Первый инвертор 7 предназначен для обеспечения возможности преобразования знакопеременного входного преобразуемого кода N_пр 18 в частоту, а именно для инверсии его старшего (знакового) разряда a₁.The first inverter 7 is designed to enable the conversion of an alternating input convertible code N _pr 18 into a frequency, namely, to invert its senior (signed) bit a ₁ .

Второй инвертор 8 предназначен для обеспечения возможности преобразования знакопеременного входного корректирующего кода N_корр 19 в частоту, а именно для инверсии его старшего (знакового) разряда b₁.The second inverter 8 is designed to enable conversion of the alternating input correcting code N _corr 19 into frequency, namely, to invert its senior (signed) bit b ₁ .

Вход опорной частоты преобразователя F_о 17 соединен со входами тактирования первого 3 и второго 6 двоичных умножителей и входом тактирования устройства мультиплексирования выходных сигналов двоичных умножителей 16. Старший разряд а₁ входного преобразуемого кода N_пр 18 соединен со входом первого инвертора 7, старший разряд b₁ входного корректирующего кода N_корр 19 соединен со входом второго инвертора 8. Выход первого инвертора 7, а также разряды а₂...а_n входного преобразуемого кода N_пр 18 соединены с соответствующими разрядами цифрового входа N первого двоичного умножителя 3. Выход второго инвертора 8, а также разряды b₂...b_k входного корректирующего кода N_корр 19 соединены с соответствующими разрядами цифрового входа N второго двоичного умножителя 6. Выход первого двоичного умножителя 3 соединен с первым частотным входом устройства мультиплексирования выходных сигналов двоичных умножителей 16. Выход второго двоичного умножителя 6 соединен со вторым частотным входом устройства мультиплексирования выходных сигналов двоичных умножителей 16. Входная константа С 20 соединена с первой входной шиной Ш₁ устройства мультиплексирования выходных сигналов двоичных умножителей 16. Входная константа Е 21 соединена со второй входной шиной Ш₂ устройства мультиплексирования выходных сигналов двоичных умножителей 16. Входная константа G 22 соединена с третьей входной шиной Ш₃ устройства мультиплексирования выходных сигналов двоичных умножителей 16. Выход устройства мультиплексирования выходных сигналов двоичных умножителей 16 одновременно является выходной частотой F_вых 23 преобразователя.The input of the reference frequency of the converter F _o 17 is connected to the clock inputs of the first 3 and second 6 binary multipliers and the clock input of the device for multiplexing the output signals of the binary multipliers 16. The senior bit a _{1 of the} input convertible code N _pr 18 is connected to the input of the first inverter 7, the senior bit b ₁ input correction code N _corr 19 is connected to the input of the second inverter 8. The output of the first inverter 7, as well as bits a ₂ ... a _{n of the} input convertible code N _pr 18 are connected to the corresponding bits of the digital input N of the first binary multiplier 3. The output of the second inverter 8, as well as the bits b ₂ ... b _{k of the} input correction code N _corr 19, are connected to the corresponding bits of the digital input N of the second binary multiplier 6. The output of the first binary multiplier 3 is connected to the first frequency input of the device multiplexing the output signals of binary multipliers 16. The output of the second binary multiplier 6 is connected to the second frequency input of the device for multiplexing the outputs of binary multipliers 16. The input constant C 20 is connected to the first an input bus SB _one multiplexing unit outputs of the multipliers 16. The input binary constant E 21 connected to the second input _{2 of} the device bus SB multiplexing output signals of the multipliers 16. The input binary constant G 22 is coupled to a third input bus ₃ W multiplexing device binary output signals of the multipliers 16. The output of the device multiplexing the output signals of the binary multipliers 16 at the same time is the output frequency F _o 23 of the Converter.

Первый двоичный умножитель 3 содержит первый двоичный счетчик 1 и первый мультиплексор 2 (n - число разрядов первого счетчика и число каналов первого мультиплексора), вход тактирования F, цифровой вход N и частотный выход F_y1.The first binary multiplier 3 contains the first binary counter 1 and the first multiplexer 2 (n is the number of bits of the first counter and the number of channels of the first multiplexer), clock input F, digital input N and frequency output F _y1 .

Вход тактирования F первого двоичного умножителя 3 одновременно является входом тактирования первого двоичного счетчика 1 и нулевым информационным входом D₀ первого мультиплексора 2. Разряды а₁...a_n цифрового входа N первого двоичного умножителя 3 одновременно являются информационными входами D₁-D_n первого мультиплексора 2. Выходы разрядов первого двоичного счетчика 1 соединены с соответствующими адресными входами А₁-А_n первого мультиплексора 2. Выход первого мультиплексора 2 одновременно является выходом первого двоичного умножителя 3.The clock input F of the first binary multiplier 3 is simultaneously the clock input of the first binary counter 1 and the zero information input D _{0 of the} first multiplexer 2. The bits a ₁ ... a _{n of the} digital input N of the first binary multiplier 3 are simultaneously the information inputs D ₁ -D _{n of the} first multiplexer 2. The outputs of the bits of the first binary counter 1 are connected to the corresponding address inputs A ₁ -A _{n of the} first multiplexer 2. The output of the first multiplexer 2 is simultaneously the output of the first binary multiplier 3.

Первый двоичный умножитель 3 осуществляет преобразование входного преобразуемого кода N_пр 18 в частоту F_y1, пропорциональную знакопеременному коду N_пр=а₁а₂...а_n с интервалом неравномерности Т_N=2ⁿ (фиг.3).The first binary multiplier 3 converts the input convertible code N _pr 18 into a frequency F _y1 proportional to the alternating code N _pr = a ₁ a ₂ ... a _n with an uneven interval T _N = 2 ⁿ (Fig. 3).

Второй двоичный умножитель 6 схемно-конструктивно аналогичен первому двоичному умножителю 3 и содержит второй двоичный счетчик 4 и второй мультиплексор 5 (k - число разрядов второго счетчика и число каналов второго мультиплексора), вход тактирования F, цифровой вход N и частотный выход F_y2.The second binary multiplier 6 is structurally similar to the first binary multiplier 3 and contains a second binary counter 4 and a second multiplexer 5 (k is the number of bits of the second counter and the number of channels of the second multiplexer), clock input F, digital input N and frequency output F _y2 .

Вход тактирования F второго двоичного умножителя 6 является одновременно входом тактирования второго двоичного счетчика 4 и нулевым информационным входом D₀ второго мультиплексора 5. Разряды b₁...b_k цифрового входа N второго двоичного умножителя 6 одновременно являются информационными входами D₁-D_k, второго мультиплексора 5. Выходы разрядов второго двоичного счетчика 4 соединены с соответствующими адресными входами А₁-A_k второго мультиплексора 5. Выход второго мультиплексора 5 одновременно является выходом второго двоичного умножителя 6.The clock input F of the second binary multiplier 6 is simultaneously the clock input of the second binary counter 4 and the zero information input D _{0 of the} second multiplexer 5. The bits b ₁ ... b _{k of the} digital input N of the second binary multiplier 6 are simultaneously the information inputs D ₁ -D _k , the second multiplexer 5. The outputs of the bits of the second binary counter 4 are connected to the corresponding address inputs A ₁ -A _{k of the} second multiplexer 5. The output of the second multiplexer 5 is simultaneously the output of the second binary multiplier 6.

Второй двоичный умножитель 6 осуществляет преобразование входного корректирующего кода N_корр 19 в частоту F_y2, пропорциональную знакопеременному корректирующему коду N_корр=b₁b₂...b_k с интервалом неравномерности Т_K=2^k. Работа двоичных умножителей разнесена во времени. В результате интервал неравномерности преобразователя кода в частоту равен Т_Ц=Т_N+Т_K (фиг.3).The second binary multiplier 6 converts the input correction code N _corr 19 into the frequency F _y2 , which is proportional to the alternating correction code N _corr = b ₁ b ₂ ... b _k with an uneven interval T _K = 2 ^k . The work of binary multipliers is spaced in time. As a result, the interval of non-uniformity of the code-to-frequency converter is T _C = T _N + T _K (Fig. 3).

Устройство мультиплексирования выходных сигналов двоичных умножителей 16 содержит третий двоичный счетчик 10, первый компаратор 11, второй компаратор 12, третий компаратор 13, третий инвертор 14, элемент И 15, третий мультиплексор 9 выполнен двухканальным, вход тактирования F, первый частотный вход F₁, второй частотный вход F₂, первую входную шину Ш₁, вторую входную шину Ш₂, третью входную шину Ш₃ и выходную частоту преобразования F_y.The device for multiplexing the output signals of the binary multipliers 16 contains a third binary counter 10, a first comparator 11, a second comparator 12, a third comparator 13, a third inverter 14, element 15, the third multiplexer 9 is made two-channel, the clock input F, the first frequency input F ₁ , the second frequency input F ₂ , the first input bus Ш ₁ , the second input bus Ш ₂ , the third input bus Ш ₃ and the output conversion frequency F _y .

Третий двоичный счетчик 10 вычисляет номер текущего такта преобразования внутри интервала неравномерности Т_Ц преобразователя.The third binary counter 10 calculates the number of the current conversion clock within the non-uniformity interval T _{C of the} converter.

Первый компаратор 11 сравнивает номер текущего такта преобразования внутри интервала неравномерности Т_Ц преобразователя с константой С 20, равной Т_N+Т_K-1. Выходной сигнал первого компаратора 11 равен единице, если выходное значение третьего двоичного счетчика 10 меньше константы С 20. В противном случае выходной сигнал первого компаратора 11 равен нулю. Таким образом, первый компаратор 11 разрешает инкрементирование выходного значения третьего двоичного счетчика 10, пока оно не достигнет величины Т_Ц.The first comparator 11 compares the number of the current conversion clock within the non-uniformity interval T _{C of the} converter with a constant C 20 equal to T _N + T _K -1. The output signal of the first comparator 11 is equal to one if the output value of the third binary counter 10 is less than the constant C 20. Otherwise, the output signal of the first comparator 11 is zero. Thus, the first comparator 11 allows the increment of the output value of the third binary counter 10 until it reaches a value of T _C.

Второй компаратор 12 сравнивает номер текущего такта преобразования внутри интервала неравномерности Т_Ц преобразователя с константой E 21, равной Т_N-1. Выходной сигнал второго компаратора 12 равен единице, если выходное значение третьего двоичного счетчика 10 больше константы E 21. В противном случае выходной сигнал второго компаратора 12 равен нулю.The second comparator 12 compares the number of the current clock cycle of the conversion within the interval of unevenness T _{C the} converter with a constant E 21 equal to T _N -1. The output signal of the second comparator 12 is equal to one if the output value of the third binary counter 10 is greater than the constant E 21. Otherwise, the output signal of the second comparator 12 is zero.

Третий компаратор 13 сравнивает номер текущего такта преобразования внутри интервала неравномерности Т_Ц преобразователя с константой F 22, равной Т_N+Т_K. Выходной сигнал третьего компаратора 13 равен единице, если выходное значение третьего двоичного счетчика 10 меньше константы F 22. В противном случае выходной сигнал третьего компаратора 13 равен нулю.The third comparator 13 compares the number of the current clock cycle of the conversion within the interval of unevenness T _{C of the} converter with a constant F 22 equal to T _N + T _K. The output signal of the third comparator 13 is equal to one if the output value of the third binary counter 10 is less than the constant F 22. Otherwise, the output signal of the third comparator 13 is zero.

Элемент И 15 выполняет объединение результатов сравнения второго 12 и третьего 13 компараторов. Выход элемента И 15 равен единице, если выходные значения второго 12 и третьего 13 компараторов равны единице. В противном случае выход элемента И 15 равен нулю. Третий двоичный счетчик 10, второй компаратор 12, третий компаратор 13 и элемент И 15 предназначены для формирования управляющего входа третьего мультиплексора 9.Element And 15 performs the combination of the results of comparison of the second 12 and third 13 comparators. The output of AND 15 is equal to one if the output values of the second 12 and third 13 comparators are equal to one. Otherwise, the output of AND element 15 is zero. The third binary counter 10, the second comparator 12, the third comparator 13 and the element And 15 are designed to form the control input of the third multiplexer 9.

Третий мультиплексор 9 осуществляет выбор выходной частоты преобразователя. Нулевой информационный вход третьего мультиплексора 9 является сигналом выбора. Когда сигнал на нулевом информационном входе третьего мультиплексора 9 равен нулю, на его выходе сигнал равен первому входному сигналу третьего мультиплексора 9. Когда сигнал на нулевом информационном входе третьего мультиплексора 9 равен единице, на его выходе сигнал равен второму входному сигналу третьего мультиплексора 9.The third multiplexer 9 selects the output frequency of the Converter. The zero information input of the third multiplexer 9 is a selection signal. When the signal at the zero information input of the third multiplexer 9 is zero, at its output the signal is equal to the first input signal of the third multiplexer 9. When the signal at the zero information input of the third multiplexer 9 is equal to one, at its output the signal is equal to the second input signal of the third multiplexer 9.

Вход тактирования F устройства мультиплексирования выходных сигналов двоичных умножителей 16 одновременно является входом тактирования третьего двоичного счетчика 10. Первый частотный вход F₁ устройства мультиплексирования выходных сигналов двоичных умножителей 16 одновременно является первым входом третьего мультиплексора 9. Второй частотный вход F₂ устройства мультиплексирования выходных сигналов двоичных умножителей 16 одновременно является вторым входом третьего мультиплексора 9. Нулевой информационный вход третьего мультиплексора 9 соединен с выходом элемента И 15. Выход третьего мультиплексора 9 одновременно является выходом устройства мультиплексирования выходных сигналов двоичных умножителей 16 и выходом устройства. Счетный выход третьего двоичного счетчика 10 соединен с первой входной шиной Н=h₁h₂...h_n+1 первого 11, второго 12 и третьего 13 компараторов. Выход первого компаратора 11 соединен с первым входом разрешения счета третьего двоичного счетчика 10 и входом третьего инвертора 14. Вторая входная шина L=l₁l₂...l_n+1 первого компаратора 11 одновременно является первой входной шиной Ш₁ устройства мультиплексирования выходных сигналов двоичных умножителей 16. Вторая входная шина L=l₁l₂...l_n+1 второго компаратора 12 одновременно является второй входной шиной Ш₂ устройства мультиплексирования выходных сигналов двоичных умножителей 16. Вторая входная шина L=l₁l₂...l_n+1 третьего компаратора 13 одновременно является третьей входной шиной Ш₃ устройства мультиплексирования выходных сигналов двоичных умножителей 16. Выход второго компаратора 12 соединен с первым входом элемента И 15. Выход третьего компаратора 13 соединен со вторым входом элемента И 15. Выход третьего инвертора 14 соединен со вторым входом сброса третьего двоичного счетчика 10.The clock input F of the binary multiplier output multiplexer 16 is simultaneously the clock input of the third binary counter 10. The first frequency input F _{1 of the} binary multiplier output multiplexer 16 is simultaneously the first input of the third multiplexer 9. The second frequency input F _{2 of the} binary multiplier output multiplexer 16 is simultaneously the second input of the third multiplexer 9. Zero information input of the third multiplex Ora 9 is connected to the output of AND element 15. The output of the third multiplexer 9 is at the same time the output of the device for multiplexing the output signals of the binary multipliers 16 and the output of the device. The counting output of the third binary counter 10 is connected to the first input bus H = h ₁ h ₂ ... h _{n + 1 of the} first 11, second 12 and third 13 comparators. The output of the first comparator 11 is connected to the first input of the account resolution of the third binary counter 10 and the input of the third inverter 14. The second input bus L = l ₁ l ₂ ... l _{n + 1 of the} first comparator 11 is simultaneously the first input bus Ш _{1 of the} output signal multiplexing device binary multipliers 16. The second input bus L = l ₁ l ₂ ... l _{n + 1 of the} second comparator 12 is simultaneously the second input bus Ш _{2 of the} device for multiplexing the output signals of binary multipliers 16. The second input bus L = l ₁ l ₂ ... l _{n + 1} of the third comparator 13 concurrently continuously a third input bus ₃ W multiplexing device binary output signals of the multipliers 16. The output of the second comparator 12 is connected to a first input of AND gate 15. The output of the third comparator 13 is connected to a second input of AND gate 15. The output of the third inverter 14 is connected to the second reset input of the third binary counter 10.

Устройство мультиплексирования выходных сигналов двоичных умножителей 16 осуществляет мультиплексирование выходных частот первого 3 и второго 6 двоичных умножителей, а именно вставляет в частотно-импульсный поток, пропорциональный входному преобразуемому коду N_пр, импульсы, пропорциональные входному корректирующему коду N_корр.The device for multiplexing the output signals of binary multipliers 16 multiplexes the output frequencies of the first 3 and second 6 binary multipliers, namely, inserts into the frequency-pulse stream proportional to the input transform code N _pr , pulses proportional to the input correction code N _corr .

Преобразователь работает следующим образом.The converter operates as follows.

Пусть число разрядов n первого двоичного умножителя равно четырем, а число разрядов k второго двоичного умножителя равно двум (фиг.3). Пусть в начальный момент времени первый 1, второй 4 и третий 10 двоичные счетчики находятся в нулевом состоянии. На вход 17 подается импульсная последовательность входной частоты F_о. Первый 1, второй 4 и третий 10 двоичные счетчики могут изменять свои выходные значения только при появлении очередного импульса входной частоты F_о преобразователя. На вход первого инвертора 7 подается старший (знаковый) разряд а₁ входного преобразуемого кода N_пр. Если a₁=1, то на выходе первого инвертора 7 формируется сигнал, равный единице. Если а₁=0, то на выходе первого инвертора 7 формируется сигнал, равный нулю. На вход второго инвертора 8 подается старший (знаковый) разряд b₁ входного корректирующего кода N_корр 19. Если b₁=1, то на выходе второго инвертора 8 формируется сигнал, равный единице. Если b₁=0, то на выходе второго инвертора формируется сигнал, равный нулю. Таким образом, на цифровой вход первого двоичного умножителя 3 и соответствующие разряды информационного входа первого мультиплексора 2 подается код

, а на цифровой вход второго двоичного умножителя 6 и соответствующие разряды информационного входа второго мультиплексора 5 подается код

. Разрядность первого двоичного счетчика 1 совпадает с разрядностью первого двоичного умножителя 3, а разрядность второго двоичного счетчика 4 совпадает с разрядностью второго двоичного умножителя 6. Таким образом, первый двоичный счетчик 1 последовательно во времени формирует на своем выходе значения в диапазоне от 0 до 2ⁿ-1=15. Второй же двоичный счетчик 4 последовательно во времени формирует на своем выходе значения в диапазоне от 0 до 2^k-1=3.Let the number of bits n of the first binary multiplier is four, and the number of bits k of the second binary multiplier is two (Fig. 3). Suppose that at the initial instant of time, the first 1, second 4, and third 10 binary counters are in the zero state. Input 17 is a pulse sequence of the input frequency F _about . The first 1, second 4 and third 10 binary counters can change their output values only when the next pulse of the input frequency F _{about the} converter appears. At the input of the first inverter 7 is fed the senior (signed) bit and ₁ input converted code N _PR If a ₁ = 1, then the output of the first inverter 7 generates a signal equal to unity. If a ₁ = 0, then the output of the first inverter 7 generates a signal equal to zero. The senior (signed) bit b _{1 of the} input correction code N _corr 19. is fed to the input of the second inverter 8. If b ₁ = 1, then a signal equal to one is generated at the output of the second inverter 8. If b ₁ = 0, then a signal equal to zero is generated at the output of the second inverter. Thus, a digital code is supplied to the digital input of the first binary multiplier 3 and the corresponding bits of the information input of the first multiplexer 2

, and a digital code is supplied to the digital input of the second binary multiplier 6 and the corresponding bits of the information input of the second multiplexer 5

. The bit depth of the first binary counter 1 coincides with the bit depth of the first binary multiplier 3, and the bit depth of the second binary counter 4 coincides with the bit depth of the second binary multiplier 6. Thus, the first binary counter 1 sequentially generates values in its output in the range from 0 to 2 ⁿ - 1 = 15. The second binary counter 4 sequentially in time generates at its output values in the range from 0 to 2 ^k -1 = 3.

Выходные значения первого двоичного счетчика 1 являются адресными входами первого мультиплексора 2. Так, при выходном значении первого двоичного счетчика 1, равном "0", "2", "4", "6", "8", "10", "12" или "14", в выходную неравномерную последовательность импульсов F_y1, одновременно являющуюся выходом первого мультиплексора 2 и выходом первого двоичного умножителя 3, вставится импульс длительности верхнего фронта опорной частоты F_о преобразователя, если

. При выходном значении первого двоичного счетчика 1, равном "1", "5", "9" или "13", в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₂=1. При выходном значении первого двоичного счетчика 1, равном "3" или "11", в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₃=1. При выходном значении первого двоичного счетчика 1, равном "7", в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₄=1. Выходная последовательность импульсов F_y1 на выходе первого двоичного умножителя характеризуется частотойThe output values of the first binary counter 1 are the address inputs of the first multiplexer 2. So, with the output value of the first binary counter 1 equal to "0", "2", "4", "6", "8", "10", "12 "or" 14 ", in the output non-uniform pulse sequence F _y1 , which is simultaneously the output of the first multiplexer 2 and the output of the first binary multiplier 3, a pulse of duration of the upper edge of the reference frequency F _{of the} converter is inserted, if

. When the output value of the first binary counter 1 is equal to "1", "5", "9" or "13", an impulse is inserted into the output non-uniform sequence of pulses F _y1 if a ₂ = 1. When the output value of the first binary counter 1 is equal to "3" or "11", a pulse is inserted into the output non-uniform pulse sequence F _y1 if a ₃ = 1. When the output value of the first binary counter 1 is equal to "7", a pulse is inserted into the output non-uniform pulse sequence F _y1 if a ₄ = 1. The output pulse sequence F _y1 at the output of the first binary multiplier is characterized by the frequency

где i - номер разряда преобразуемого кода N_пр.where i is the discharge number of the converted code N _pr

Выходные значения второго двоичного счетчика 4 являются адресными входами второго мультиплексора 5. Так, при выходном значении второго двоичного счетчика 4, равном "0" или "2", в выходную неравномерную последовательность импульсов F_y2, одновременно являющуюся выходом второго мультиплексора 5 и выходом второго двоичного умножителя 6, вставится импульс длительности верхнего фронта опорной частоты F_о преобразователя, если

. При выходном значении второго двоичного счетчика 4, равном "1", в выходную неравномерную последовательность импульсов F_y2 вставится импульс, если b₂=1. Выходная последовательность импульсов F_y2 на выходе второго двоичного умножителя характеризуется частотойThe output values of the second binary counter 4 are the address inputs of the second multiplexer 5. So, with the output value of the second binary counter 4 equal to "0" or "2", to the output non-uniform pulse sequence F _y2 , which is simultaneously the output of the second multiplexer 5 and the output of the second binary multiplier 6, an impulse of duration of the upper edge of the reference frequency F _{about the} converter is inserted, if

. When the output value of the second binary counter 4 is equal to "1", a pulse is inserted into the output non-uniform pulse sequence F _y2 if b ₂ = 1. The output pulse sequence F _y2 at the output of the second binary multiplier is characterized by the frequency

где j - номер разряда корректирующего кода N_корр.where j is the number of the category of the correction code N _corr .

Разрядность третьего двоичного счетчика 10 равна n+1. Третий двоичный счетчик 10 последовательно во времени формирует на своем выходе значения в диапазоне от 0 до 2ⁿ+2^k-1=19. Первый компаратор 11 ограничивает диапазон изменения выходных значений третьего двоичного счетчика от 0 до 2ⁿ+2^k-1=19. Если выходное значение третьего двоичного счетчика 10 меньше величины 2ⁿ+2^k-1=19, то на выходе первого компаратора 10 формируется единичный сигнал, служащий сигналом разрешения счета третьего двоичного счетчика 10. В противном случае на выходе первого компаратора 10 формируется нулевой сигнал. Третий инвертор 14 инвертирует сигнал с выхода третьего компаратора 11. При нулевом сигнале на выходе первого компаратора 11 выходной сигнал третьего инвертора 14 равен единице. Когда выходной сигнал третьего инвертора 14 равен единице, происходит сброс третьего двоичного счетчика 10 в нулевое значение. После чего процесс счета возобновляется.The capacity of the third binary counter 10 is n + 1. The third binary counter 10 sequentially in time forms at its output values in the range from 0 to 2 ⁿ +2 ^k -1 = 19. The first comparator 11 limits the range of the output values of the third binary counter from 0 to 2 ⁿ +2 ^k -1 = 19. If the output value of the third binary counter 10 is less than 2 ⁿ +2 ^k -1 = 19, then a single signal is generated at the output of the first comparator 10, which serves as the resolution signal for the account of the third binary counter 10. Otherwise, a zero signal is generated at the output of the first comparator 10. The third inverter 14 inverts the signal from the output of the third comparator 11. When the signal at the output of the first comparator 11 is zero, the output signal of the third inverter 14 is equal to one. When the output signal of the third inverter 14 is equal to one, the third binary counter 10 is reset to zero. After which the billing process resumes.

Второй компаратор 12 сравнивает выходное значение третьего двоичного счетчика 10 с константой T_N-1=15. Третий компаратор 13 сравнивает выходное значение третьего двоичного счетчика 10 с константой T_N+T_K=20. Элемент И 15 объединяет результаты сравнения второго 12 и третьего 13 компараторов. Если выходное значение третьего двоичного счетчика 10 больше величины T_N-1=15 и при этом меньше величины T_N+T_K=20, то на нулевой информационный вход третьего мультиплексора 9 подается единичный сигнал. Иначе на нулевой информационный вход третьего мультиплексора 9 подается сигнал, равный нулю. Когда сигнал на нулевом информационном входе третьего мультиплексора 9 равен нулю, выходной частотно-импульсный поток преобразователя становится выходным частотно-импульсным потоком первого двоичного умножителя 3. Когда же сигнал на нулевом информационном входе третьего мультиплексора 9 равен единице, выходной частотно-импульсный поток преобразователя становится выходным частотно-импульсным потоком второго двоичного умножителя 6. Таким образом, выходная последовательность импульсов F_вых на выходе преобразователя характеризуется частотойThe second comparator 12 compares the output value of the third binary counter 10 with a constant T _N -1 = 15. The third comparator 13 compares the output value of the third binary counter 10 with a constant T _N + T _K = 20. Element And 15 combines the results of comparing the second 12 and third 13 comparators. If the output value of the third binary counter 10 is greater than the value of T _N -1 = 15 and less than the value of T _N + T _K = 20, then a single signal is supplied to the zero information input of the third multiplexer 9. Otherwise, a signal equal to zero is supplied to the zero information input of the third multiplexer 9. When the signal at the zero information input of the third multiplexer 9 is zero, the output frequency-pulse stream of the converter becomes the output frequency-pulse stream of the first binary multiplier 3. When the signal at the zero information input of the third multiplexer 9 is equal to one, the output frequency-pulse stream of the converter becomes output pulse-frequency flow of the second binary multiplier 6. Thus, the output pulse sequence F _o at the output of the Converter is characterized by astotine

Таким образом, применение предлагаемого преобразователя кода в частоту позволяет расширить функциональные возможности, а именно реализовать преобразование знакопеременного кода в частоту с применением цифровой коррекции, позволяющей снизить аддитивную и мультипликативную составляющие погрешности преобразования.Thus, the use of the proposed code-to-frequency converter allows you to expand the functionality, namely, to convert the alternating code to the frequency using digital correction, which allows to reduce the additive and multiplicative components of the conversion error.

Claims

A code-to-frequency converter containing a first binary multiplier consisting of a first binary counter and a first multiplexer (n is the number of bits of the first counter and the number of channels of the first multiplexer), the outputs of the bits of the first binary counter are connected to the corresponding address inputs of the first multiplexer, reference frequency input F ₀ the converter is connected to the clock input of the first binary multiplier, the clock input of the first binary multiplier is simultaneously the clock input of the first binary counter and zero data input of the first multiplexer, bits of the digital input first binary multiplier are simultaneously corresponding data inputs of the first multiplexer data inputs input the converted code N _pr from the second to n-th are connected to the inputs of respective bits of the digital input first binary multiplier, the output of the first binary multiplier at the same time is the output of the first multiplexer, characterized in that the second binary multiplier is introduced into the converter l, similar to the first binary multiplier, the first and second inverters for the inversion of the upper bits of the input convertible code N _pr and the input correction code N _corr and the device for multiplexing the output signals of binary multipliers, including a third inverter, third multiplexer, third binary counter, first, second and third comparators, aND gate, the MSB of the input ₁ and converted code N _forth connected to the input of the first inverter, the output of the first inverter is coupled to the input of MSB digital input first binary multiplier, the digital input bits of the second binary multiplier are both corresponding data inputs of the second multiplexer, bits b ₂ ... b _k input correcting code N _corr connected to the inputs of respective bits of a binary digital input of the second multiplier and the MSB b ₁ input correcting code N _{corr is} connected to the input of the second inverter, the output of the second inverter is connected to the input of the senior bit of the digital input of the second binary multiplier, the outputs of the bits are second of the second binary counter are connected to the corresponding address inputs of the second multiplexer, the input of the reference frequency F _{0 of the} converter is connected to the clock input of the second binary multiplier and the clock input of the multiplexing device of the output signals of the binary multipliers, the clock input of the second binary multiplier is simultaneously the clock input of the second binary counter and the zero information input second multiplexer, clock input of the output signal multiplexing device of multipliers at the same time is the third clock input of the third binary counter, the output of the first binary multiplier is connected to the first frequency input of the binary multiplier output signal multiplexing device, the output of the second binary multiplier is simultaneously the output of the second multiplexer, the first frequency input of the binary multiplier output multiplexing device is simultaneously the first input third multiplexer, second frequency input of the multiplexer device the output signal of the binary multipliers is simultaneously the second input of the third multiplexer, the output of the second binary multiplier is connected to the second frequency input of the device for multiplexing the output signals of binary multipliers, the zero information input of the third multiplexer is connected to the output of the element And, the output of the third multiplexer is simultaneously the output of the device for multiplexing the output signals of binary multipliers and converter output, counting output of the third binary counter with connected to the first input bus of the first, second and third comparators, the output of the first comparator is connected to the first input of the resolution of the account of the third binary counter and to the input of the third inverter, the first input bus of the device for multiplexing the output signals of the binary multipliers is simultaneously the second input bus of the first comparator, the second input bus devices for multiplexing the output signals of binary multipliers at the same time is the second input bus of the second comparator, the third input bus of the device In order to multiplex the output signals of binary multipliers, it is simultaneously the second input bus of the third comparator, the first input bus of the device for multiplexing the output signals of binary multipliers is connected to the constant C, the second input bus of the device for multiplexing the output signals of binary multipliers is connected to the constant E, the third input bus of the device for multiplexing the output signals of binary multipliers connected to a constant G, the output of the second comparator is connected to the first input of e ment And output of the third comparator is connected to a second input of the AND gate, the output of the third inverter connected to the second reset input of the third binary counter.