RU2259638C1 - Adaptive code frame synchronization device - Google Patents
Adaptive code frame synchronization device Download PDFInfo
- Publication number
- RU2259638C1 RU2259638C1 RU2004110463/09A RU2004110463A RU2259638C1 RU 2259638 C1 RU2259638 C1 RU 2259638C1 RU 2004110463/09 A RU2004110463/09 A RU 2004110463/09A RU 2004110463 A RU2004110463 A RU 2004110463A RU 2259638 C1 RU2259638 C1 RU 2259638C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- adder
- synchronization
- code
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Description
Изобретение относится к системам передачи дискретной информации и может быть использовано для цикловой синхронизации корректирующих кодов, в частности помехоустойчивых каскадных кодов.The invention relates to systems for transmitting discrete information and can be used for cyclic synchronization of correction codes, in particular noise-resistant cascading codes.
В устройствах кодовой цикловой синхронизации синхронизирующие признаки, определяющие начало (конец) помехоустойчивого кода, передают в самом помехоустойчивом коде. Для цикловой синхронизации не требуется передача в канале связи дополнительных символов, а используется избыточность помехоустойчивого кода. После установления цикловой синхронизации признаки синхронизации снимаются с помехоустойчивого кода, при этом не уменьшается способность кода обнаруживать и корректировать ошибки.In devices of code cyclic synchronization, synchronizing signs defining the beginning (end) of the error-correcting code are transmitted in the error-correcting code itself. For cyclic synchronization, the transmission of additional symbols on the communication channel is not required, but the redundancy of the error-correcting code is used. Once cyclic synchronization is established, synchronization signs are removed from the error-correcting code, while the ability of the code to detect and correct errors is not reduced.
Наиболее эффективно использование кодовой цикловой синхронизации в помехоустойчивых каскадных кодах. В этом случае синхронизация обеспечивается путем многократного повторения признаков синхронизации в различных словах внутреннего кода помехоустойчивого каскадного кода.The most efficient use of code cycle synchronization in noise-resistant cascading codes. In this case, synchronization is provided by repeatedly repeating the signs of synchronization in various words of the internal code of the noise-tolerant cascading code.
Актуальной является задача повышения помехоустойчивости устройства цикловой синхронизации при работе в нестационарных каналах связи с переменными параметрами и высоким уровнем помех. В таких каналах целесообразно использование устройства адаптивной кодовой цикловой синхронизации. Адаптацией в предлагаемом устройстве называется автоматическое и целенаправленное изменение параметров кодовой цикловой синхронизации с целью достижения оптимального функционирования устройства при изменении условий приема сообщений в канале связи.The urgent task is to increase the noise immunity of the cyclic synchronization device when working in non-stationary communication channels with variable parameters and a high level of interference. In such channels, it is advisable to use an adaptive code cycle synchronization device. Adaptation in the proposed device is called an automatic and targeted change of the parameters of the code cyclic synchronization in order to achieve optimal functioning of the device when changing the conditions for receiving messages in the communication channel.
Известно устройство кодовой цикловой синхронизации, содержащее регистр задержки, узел обнаружения ошибок, блок дешифраторов, счетчик, пороговый блок, генератор синхронизирующей последовательности, выходной сумматор по модулю два, причем регистр задержки и узел обнаружения ошибок объединены по входу и соединены с информационным входом устройства, узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, вход регистра синдрома соединен с выходом второго фильтра Хаффмена, а выход соединен с входом блока дешифраторов, выход генератора синхронизирующей последовательности соединен с первым входом выходного сумматора по модулю два, второй вход которого соединен с выходом регистра задержки, а выход соединен с информационным выходом устройства (Авторское свидетельство СССР №849521, кл. Н 04 L 7/08, опубл. 1981).A device for code cyclic synchronization containing a delay register, an error detection unit, a decoder unit, a counter, a threshold unit, a synchronization sequence generator, an output adder modulo two, the delay register and an error detection unit are combined at the input and connected to the information input of the device, node error detection is made in the form of two series-connected Huffman filters and a syndrome register, and each Huffman filter consists of series-connected register a and an adder modulo two, the input of the syndrome register is connected to the output of the second Huffman filter, and the output is connected to the input of the decoder unit, the output of the synchronization sequence generator is connected to the first input of the output adder modulo two, the second input of which is connected to the output of the delay register, and the output connected to the information output of the device (USSR Author's Certificate No. 849521, class N 04 L 7/08, publ. 1981).
Однако это устройство обладает недостаточной помехоустойчивостью.However, this device has insufficient noise immunity.
Наиболее близким к предлагаемому устройству является устройство (прототип), содержащее регистр задержки, узел обнаружения ошибок, блок дешифраторов, счетчик, пороговый блок, генератор синхронизирующей последовательности, выходной сумматор по модулю два, оперативное запоминающее устройство (ОЗУ), блок сумматоров по модулю два, блок сравнения номеров, полный сумматор и счетчик синхронизации, причем регистр задержки и узел обнаружения ошибок объединены по входу и соединены с информационным входом устройства, узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, вход регистра синдрома соединен с выходом второго фильтра Хаффмена, а выход соединен с входом блока дешифраторов, выход генератора синхронизирующей последовательности соединен с первым входом выходного сумматора по модулю два, второй вход которого соединен с выходом регистра задержки, а выход является информационным выходом устройства. При этом первый выход блока дешифраторов соединен с входом блока сумматоров по модулю два, остальные входы которого соединены с выходами регистра второго фильтра Хаффмена, второй выход блока дешифраторов соединен с входом разрешения записи ОЗУ, выходы блока сумматора по модулю два соединены с входами блока сравнения номеров, другие входы которого соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа ОЗУ, младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, а также с тактовым входом счетчика синхронизации, установочные входы которого соединены с выходами блока сумматора по модулю два, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с входом полного сумматора, выход полного сумматора соединен с информационным входом ОЗУ, выход счетчика синхронизации соединен с разрешающим входом генератора синхронизирующей последовательности и является выходом синхронизации устройства (Патент РФ №2197788, МПК 7 Н 04 L 7/08, опубл. 2003).Closest to the proposed device is a device (prototype) containing a delay register, an error detection unit, a decoder unit, a counter, a threshold unit, a synchronization sequence generator, an output adder modulo two, random access memory (RAM), a block adders modulo two, a unit for comparing numbers, a full adder and a synchronization counter, wherein the delay register and the error detection unit are combined at the input and connected to the information input of the device, the error detection unit is executed not in the form of two series-connected Huffman filters and a syndrome register, with each Huffman filter consisting of a series-connected register and an adder modulo two, the input of the syndrome register is connected to the output of the second Huffman filter, and the output is connected to the input of the decoder unit, the output of the synchronization sequence generator is connected with the first input of the output adder modulo two, the second input of which is connected to the output of the delay register, and the output is the information output of the device. In this case, the first output of the decoder unit is connected modulo two to the input of the adder unit, the remaining inputs of which are connected to the register outputs of the second Huffman filter, the second output of the decoder unit is connected to the RAM write enable input, the outputs of the adder unit modulo two are connected to the inputs of the number comparison unit, the other inputs of which are connected to the upper bits of the counter, the output of the number comparison unit is connected to the higher bits of the address input of RAM, the lower bits of the address input of which are connected to the lower bits counter, the clock input of the counter is connected to the synchronization input of the device, as well as to the clock input of the synchronization counter, the installation inputs of which are connected to the outputs of the adder block modulo two, the enable input of the synchronization counter is connected to the output of the threshold block, the RAM output is connected to the input of the total adder, the output of the full adder is connected to the RAM information input, the output of the synchronization counter is connected to the enable input of the synchronization sequence generator and is the synchronization output device (RF patent №2197788, IPC 7 H 04 L 7/08, publ. 2003).
Недостатком известного устройства является невысокая помехоустойчивость, обусловленная тем, что при определении цикловой синхронизации не учитывается качество приема кодовых слов из канала связи.A disadvantage of the known device is the low noise immunity due to the fact that when determining the cyclic synchronization, the quality of receiving code words from a communication channel is not taken into account.
Цель изобретения - увеличение помехоустойчивости устройства кодовой цикловой синхронизации сообщений и, как следствие, обеспечение возможности работы устройства в каналах связи с высоким уровнем помех за счет того, что наличие цикловой синхронизации определяют с учетом качества канала связи.The purpose of the invention is to increase the noise immunity of the device for code cyclic message synchronization and, as a result, to ensure that the device can operate in communication channels with a high level of interference due to the fact that the presence of cyclic synchronization is determined taking into account the quality of the communication channel.
Для достижения цели предложено устройство адаптивной кодовой цикловой синхронизации, содержащее регистр задержки, узел обнаружения ошибок, блок дешифраторов, счетчик, пороговый блок, генератор синхронизирующей последовательности, выходной сумматор по модулю два, оперативное запоминающее устройство (ОЗУ), блок сумматоров по модулю два, блок сравнения номеров, полный сумматор и счетчик синхронизации, причем регистр задержки и узел обнаружения ошибок объединены по входу и соединены с информационным входом устройства, узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, вход регистра синдрома соединен с выходом второго фильтра Хаффмена, а выход соединен с входом блока дешифраторов, выход генератора синхронизирующей последовательности соединен с первым входом выходного сумматора по модулю два, второй вход которого соединен с выходом регистра задержки, а выход является информационным выходом устройства. При этом первый выход блока дешифраторов соединен с входом блока сумматоров по модулю два, остальные входы которого соединены с выходами регистра второго фильтра Хаффмена, второй выход блока дешифраторов соединен с входом разрешения записи ОЗУ, выходы блока сумматора по модулю два соединены с входами блока сравнения номеров, другие входы которого соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа ОЗУ, младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, а также с тактовым входом счетчика синхронизации, установочные входы которого соединены с выходами блока сумматора по модулю два, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с входом полного сумматора, выход полного сумматора соединен с информационным входом ОЗУ, выход счетчика синхронизации соединен с разрешающим входом генератора синхронизирующей последовательности и является выходом синхронизации устройства. Новым является то, что в устройство введены сумматор ошибок и преобразователь кода, при этом выход блока дешифраторов соединен с входом сумматора ошибок, выход которого соединен с входом преобразователя кода, выход которого связан со вторым входом полного сумматора, выход которого соединен с входом порогового блока.To achieve the goal, an adaptive code cycle synchronization device is proposed, comprising a delay register, an error detection unit, a decoder unit, a counter, a threshold unit, a synchronization sequence generator, an output adder modulo two, random access memory (RAM), a block adders modulo two, a unit comparison of numbers, a full adder and a synchronization counter, and the delay register and the error detection node are combined at the input and connected to the information input of the device, the error detection node Ibok is made in the form of two series-connected Huffman filters and a syndrome register, with each Huffman filter consisting of series-connected register and adder modulo two, the input of the syndrome register is connected to the output of the second Huffman filter, and the output is connected to the input of the decoder unit, the output of the synchronization sequence generator connected to the first input of the output adder modulo two, the second input of which is connected to the output of the delay register, and the output is the information output of the device. In this case, the first output of the decoder unit is connected modulo two to the input of the adder unit, the remaining inputs of which are connected to the register outputs of the second Huffman filter, the second output of the decoder unit is connected to the RAM write enable input, the outputs of the adder unit modulo two are connected to the inputs of the number comparison unit, the other inputs of which are connected to the upper bits of the counter, the output of the number comparison unit is connected to the higher bits of the address input of RAM, the lower bits of the address input of which are connected to the lower bits counter, the clock input of the counter is connected to the synchronization input of the device, as well as to the clock input of the synchronization counter, the installation inputs of which are connected to the outputs of the adder block modulo two, the enable input of the synchronization counter is connected to the output of the threshold block, the RAM output is connected to the input of the total adder, the output of the full adder is connected to the RAM information input, the output of the synchronization counter is connected to the enable input of the synchronization sequence generator and is the synchronization output device. What is new is that an error adder and a code converter are introduced into the device, while the output of the decoder unit is connected to the input of the error adder, the output of which is connected to the input of the code converter, the output of which is connected to the second input of the full adder, the output of which is connected to the input of the threshold block.
На чертеже приведена структурная электрическая схема предлагаемого устройства.The drawing shows a structural electrical diagram of the proposed device.
Устройство адаптивной кодовой цикловой синхронизации содержит регистр задержки 1, узел обнаружения ошибок 2, выполненный из двух последовательно соединенных первого фильтра 3 и второго фильтра 4 Хаффмена и регистра синдрома 5, причем каждый фильтр состоит соответственно из регистров 6 и 7 и сумматоров 8 и 9 по модулю два, блок дешифраторов 10, счетчик 11, выходной сумматор 12 по модулю два, блок сравнения номеров 13, сумматор ошибок 14, ОЗУ 15, блок сумматоров 16 по модулю два, счетчик синхронизации 17, генератор 18 синхронизирующей последовательности, полный сумматор 19, преобразователь кода 20 и пороговый блок 21.The adaptive code cycle synchronization device comprises a delay register 1, an error detection unit 2, made of two serially connected first filters 3 and a second Huffman filter 4 and a syndrome 5 register, each filter consisting of registers 6 and 7 and adders 8 and 9 modulo, respectively two, a block of decoders 10, a counter 11, an output adder 12 modulo two, a unit for comparing numbers 13, an adder of errors 14, RAM 15, a block of adders 16 modulo two, a synchronization counter 17, a generator 18 of a synchronization sequence, p ull adder 19, the code converter 20 and the threshold unit 21.
Устройство работает следующим образом.The device operates as follows.
На передающей стороне формируется входная последовательность. Эта последовательность представляет собой сумму по модулю два трех последовательностей: внутренних двоичных кодов каскадного кода с1, синхронизирующей двоичной последовательности с2 и последовательности c3, нарушающей циклические свойства исходного кода.An input sequence is formed on the transmitting side. This sequence is the sum modulo two of three sequences: the internal binary codes of the cascading code with 1 , the synchronizing binary sequence with 2, and the sequence c 3 that violates the cyclic properties of the source code.
Вначале на передающей стороне исходное сообщение, объемом k m-ичных (m>1) символов, кодируется m-ичным помехоустойчивым кодом, например, m-ичным помехоустойчивым кодом Рида-Соломона. Код Рида-Соломона является внешним кодом или кодом первой ступени помехоустойчивого каскадного кода.Initially, on the transmitting side, the original message, with a volume of k m-ary (m> 1) characters, is encoded with an m-ary noise-resistant code, for example, an m-ary noise-resistant Reed-Solomon code. The Reed-Solomon code is the external code or the code of the first stage of the noise-resistant cascading code.
В результате кодирования информации получается кодовое слово кода Рида-Соломона (n, k), информационная длина которого равна k, а блоковая - n символов.As a result of encoding information, a code word of the Reed-Solomon code (n, k) is obtained, the information length of which is k, and the block length is n characters.
Далее информация кодируется двоичным кодом, например двоичным кодом Боуза - Чоудхури - Хоквингема (БЧХ - коды) с проверочным многочленом h1(x). Код БЧХ является внутренним кодом или кодом второй ступени помехоустойчивого каскадного кода. Код БЧХ имеет параметры: n1 - блоковая длина кода, k1 - информационная длина кода.Further, the information is encoded with a binary code, for example, the Bose – Chowdhury – Hockingham binary code (BCH codes) with the verification polynomial h 1 (x). The BCH code is an internal code or code of the second stage of the noise-resistant cascading code. The BCH code has the following parameters: n 1 - block length of the code, k 1 - information length of the code.
Исходной информацией для каждого слова кода БЧХ являются символы кода Рида-Соломона, рассматриваемые как последовательность двоичных символов. В результате кодирования кодом БЧХ будет n двоичных слов кода БЧХ (n1,k1).The source information for each word of the BCH code is the Reed-Solomon code characters, considered as a sequence of binary characters. As a result of encoding, the BCH code will contain n binary words of the BCH code (n 1 , k 1 ).
Далее осуществляется сложение по модулю два синхронизирующей последовательности с2 со словами кода БЧХ. В качестве синхронизирующей последовательности выбирается двоичный код с блоковой длиной n1 и информационной длиной k1, например, код Рида-Маллера (РМ) 1-го порядка (последовательность максимального периода) с проверочным многочленом h2(x). Между номерами слов БЧХ в каскадном коде и информационной частью синхронизирующей последовательности (кода РМ) устанавливается взаимно однозначное соответствие. Первое слово БЧХ складывается с последовательностью, полученной в результате кодирования 1 кодом РМ, второе - в результате кодирования кодом РМ-2 и т.д. Такое сложение выполняется со всеми словами кода БЧХ. Если проверочные многочлены суммируемых кодов h1(x) и h2(x) взаимно просты и являются делителями двучлена хn1+1, в результате будет получено n слов циклического кода БЧХ с блоковой длиной n1 и информационной - k1+k2. Этот код будет иметь вполне определенное гарантированное минимальное кодовое расстояние и обладать определенными корректирующими свойствами.Next, modulo two synchronization sequences are added with 2 with the words of the BCH code. As a synchronization sequence, a binary code with a block length n 1 and an information length k 1 is selected, for example, a Reed-Muller (PM) code of the 1st order (maximum period sequence) with a verification polynomial h 2 (x). A one-to-one correspondence is established between the numbers of BCH words in the cascade code and the information part of the synchronization sequence (PM code). The first BCH word is added to the sequence obtained as a result of encoding 1 with the PM code, the second - as a result of encoding with the PM-2 code, etc. This addition is performed with all the words of the BCH code. If the verification polynomials of the summed codes h 1 (x) and h 2 (x) are coprime and are divisors of the binomial x n1 +1, the result will be n words of a cyclic BCH code with block length n 1 and information - k 1 + k 2 . This code will have a well-defined guaranteed minimum code distance and have certain corrective properties.
Третья последовательность с3, с которой складываются слова БЧХ, будет постоянная для всех слов последовательность длины n1 бит, нарушающая циклические свойства кода БЧХ. Такой последовательностью может быть любая последовательность, не являющаяся кодовым словом кода БЧХ, например, последовательность 10000...000.The third sequence with 3 , with which the BCH words are added, will be a constant sequence for all words of a length of n 1 bits that violates the cyclic properties of the BCH code. Such a sequence can be any sequence that is not a code word of the BCH code, for example, a sequence of 10000 ... 000.
На приемной стороне входная последовательность, сформированная в виде суммы трех последовательностей, поступает на информационный вход устройства цикловой синхронизации. При этом входная последовательность записывается в регистр задержки 1 и одновременно поступает на вход узла обнаружения ошибок 2, состоящего из двух последовательно соединенных первого фильтра 3 и второго фильтра 4 Хаффмена и регистра синдрома 5.On the receiving side, the input sequence, formed as the sum of three sequences, is fed to the information input of the cyclic synchronization device. In this case, the input sequence is recorded in the delay register 1 and simultaneously enters the input of the error detection unit 2, which consists of two series-connected first filter 3 and the second Huffman filter 4 and the syndrome register 5.
В первом фильтре 3 и втором фильтре 4 Хаффмена осуществляется умножение входной последовательности соответственно на проверочные многочлены кодов БЧХ и РМ - h1(x) и h2(х). Таким образом, в первом фильтре 3 Хаффмена вычисляется синдром кода БЧХ или последовательности с1, а во втором фильтре 4 - синдром кода РМ или последовательности c2.In the first filter 3 and the second Huffman filter 4, the input sequence is multiplied by the test polynomials of the BCH and PM codes, respectively, h 1 (x) and h 2 (x). Thus, in the first Huffman filter 3, the syndrome of the BCH code or sequence c 1 is calculated, and in the second filter 4, the syndrome of the PM code or sequence c 2 is calculated.
При поступлении безошибочного слова синдром кода равен нулю и в регистре синдрома 5 будет записана комбинация d0, соответствующая преобразованной в первом фильтре 3 и втором фильтре 4 Хаффмена последовательности c3.Upon receipt of an error-free word, the syndrome of the code is equal to zero and the combination d 0 corresponding to the sequence c 3 converted in the first filter 3 and the second Huffman filter 4 will be recorded in the syndrome 5 register.
Предлагаемое устройство осуществляет цикловую синхронизацию не только по безошибочным словам кода БЧХ, но и по словам кода БЧХ, принятым с ошибками.The proposed device performs cyclic synchronization not only by the error-free words of the BCH code, but also by the words of the BCH code received with errors.
При поступлении на вход слова с ошибками, кратность которых лежит в пределах исправляющей способности кода, в регистре синдрома 5 будет записана комбинация из некоторого множества {di}, соответствующая преобразованной в первом фильтре 3 и втором фильтре 4 Хаффмена последовательности с3 и вектора ошибок.When entering words with errors, the multiplicity of which lies within the corrective ability of the code, a combination of some set {d i } corresponding to the sequence converted from the first filter 3 and second filter 4 to the Huffman sequence 3 and the error vector will be written in the syndrome 5 register.
Блок дешифраторов 10 при обнаружении комбинации d0 либо комбинации из множества {di} выдает сигнал разрешения записи на вход ОЗУ 15.The unit of decoders 10 when a combination of d 0 or a combination of the set {d i } is detected, provides a write enable signal to the input of RAM 15.
В этот момент времени в регистре 7 второго фильтра 4 Хаффмена находится комбинация, однозначно соответствующая последовательности c2, поскольку последовательность c1 снимается первым фильтром 3 Хаффмена, а последовательность c3 является постоянной.At this point in time, in register 7 of the second Huffman filter 4 there is a combination that uniquely corresponds to sequence c 2 , since sequence c 1 is removed by the first Huffman filter 3, and sequence c 3 is constant.
Эта комбинация с выхода регистра 7 подается на вход блока сумматоров 16 по модулю два. В блоке сумматоров 16 осуществляется коррекция разрядов рассматриваемой комбинации так, чтобы на выходе блока сумматоров 16 по модулю два была комбинация, соответствующая номеру слова кода БЧХ. Для этого блок дешифраторов 10 путем распознавания комбинации синдрома в регистре синдрома 5 определяет вектор ошибок и выдает соответствующие корректирующие сигналы на вторые входы блока сумматоров 16 по модулю два.This combination from the output of the register 7 is fed to the input of the block adders 16 modulo two. In the adder block 16, the bits of the considered combination are corrected so that the output of the adder block 16 modulo two contains a combination corresponding to the word number of the BCH code. For this, the block of decoders 10 by recognizing the combination of the syndrome in the syndrome 5 register determines the error vector and generates the corresponding correction signals to the second inputs of the block of adders 16 modulo two.
Структура блока дешифраторов 10 соответствует комбинациям синдрома для исправляемых векторов ошибок. Комбинации синдрома, которые следует распознавать, получаются путем вычисления синдрома для каждого из требуемых векторов ошибок. Пример построения блока дешифраторов ошибок представлен в Кларк Дж., мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер. с англ. - М.: Радио и связь, 1987, стр.96-101.The structure of the block of decoders 10 corresponds to the combinations of the syndrome for correctable error vectors. The combinations of the syndrome to be recognized are obtained by calculating the syndrome for each of the required error vectors. An example of constructing a block of error decoders is presented in Clark, J., Jr., Kane, J. Coding with error correction in digital communication systems: Per. from English - M.: Radio and Communications, 1987, pp. 96-101.
Скорректированная комбинация с выхода блока сумматоров 16 поступает на первый вход блока сравнения номеров 13. На второй вход блока сравнения номеров 13 поступают сигналы со старших разрядов счетчика 11.The corrected combination from the output of the adder block 16 is fed to the first input of the number comparison unit 13. The signals from the higher bits of the counter 11 are received at the second input of the number comparison unit 13.
Счетчик 11 работает на тактовой частоте, поступающей по входу синхронизации устройства. Частота тактов равна скорости поступления информации на вход устройства.The counter 11 operates at a clock frequency supplied by the synchronization input of the device. The clock frequency is equal to the speed at which the information arrives at the input of the device.
Счетчик 11 состоит из двух частей: младшие разряды имеют коэффициент пересчета, равный длине слова кода БЧХ - n1, старшие разряды изменяются по сигналу переноса с младших разрядов и считают количество слов кода БЧХ, поступающих на вход устройства. Количество старших разрядов счетчика выбирается так, чтобы обеспечить счет всех n слов кода БЧХ каскадного кода.The counter 11 consists of two parts: the least significant bits have a conversion factor equal to the word length of the BCH code - n 1 , the highest bits are changed by the transfer signal from the lower bits and count the number of words of the BCH code that are input to the device. The number of high-order bits of the counter is selected so as to ensure that all n words of the BCH code of the cascade code are counted.
В блоке сравнения номеров 13 вычисляется разность между номерами кодовых слов, вычисленных по принятым кодовым словам и отсчитанных счетчиком 11. Для правильно принятых кодовых слов эта разность должна быть постоянной, поскольку старшие разряды счетчика 11 изменяются синхронно с номерами кодовых слов, поступающих на вход устройства кодовой цикловой синхронизации.In the unit for comparing numbers 13, the difference between the numbers of codewords calculated from the received codewords and counted by the counter 11 is calculated. For correctly received codewords, this difference must be constant, since the high-order bits of the counter 11 change synchronously with the numbers of the codewords received at the input of the codeword device cyclic synchronization.
Выход блока сравнения номеров 13 соединен с адресными входами ОЗУ 15. Остальные адресные входы ОЗУ 15 соединены с младшими разрядами счетчика 11. Таким образом, на адресный вход ОЗУ 15 поступают сигналы, определяющие фазу принятых кодовых слов или местоположение слов кода БЧХ в каскадном коде.The output of the number comparison unit 13 is connected to the address inputs of the RAM 15. The remaining address inputs of the RAM 15 are connected to the low-order bits of the counter 11. Thus, the signals that determine the phase of the received code words or the location of the words of the BCH code in the cascade code are received at the address input of the RAM 15.
В ОЗУ 15 по каждому адресу, соответствующему фазе принятых кодовых слов, хранится число, соответствующее суммарной достоверности принятых из канала связи кодовых слов. По сигналу установки, который на схеме не показан, содержимое ОЗУ 15 обнуляется. С поступлением очередного кодового слова к содержимому ОЗУ 15, соответствующему суммарной достоверности кодовых слов, принятых с данной фазой, с помощью полного сумматора 19 добавляется определенное число, величина которого зависит от достоверности принятого кодового слова.In RAM 15 at each address corresponding to the phase of the received code words, a number is stored corresponding to the total reliability of the code words received from the communication channel. According to the installation signal, which is not shown in the diagram, the contents of RAM 15 are reset. With the arrival of the next code word, the contents of the RAM 15 corresponding to the total reliability of the code words received with this phase, using a full adder 19, a certain number is added, the value of which depends on the reliability of the received code word.
Качество канала связи определяется суммарной достоверностью принятых кодовых слов.The quality of the communication channel is determined by the total reliability of the received code words.
Оценка достоверности принятого кодового слова осуществляется по количеству ошибок в кодовом слове с помощью сумматора ошибок 14 и преобразователя кода 20.The reliability of the received codeword is estimated by the number of errors in the codeword using the error adder 14 and the code converter 20.
Оценка достоверности отдельного принятого кодового слова выполняется следующим образом. Достоверность кодового слова определяется количеством ошибок в кодовом слове. Оценка количества двоичных разрядов f, используемых для обнаружения ошибок в блоке дешифраторов 10, будет равнаThe reliability assessment of a single received codeword is performed as follows. The validity of the codeword is determined by the number of errors in the codeword. The estimate of the number of binary bits f used to detect errors in the decoder unit 10 will be equal to
где k, n - информационная и блоковая длина кода соответственно, a t - количество ошибок в кодовом слове.where k, n are the information and block lengths of the code, respectively, and t is the number of errors in the codeword.
Достоверность кодового слова γ(t) при обнаружении t ошибок оценивают относительным числом разрядов кодового слова, используемых для обнаружения ошибок, и записывают в видеThe reliability of the codeword γ (t) when detecting t errors is estimated by the relative number of bits of the codeword used to detect errors, and is written as
при этом достоверность кодового слова, в котором не обнаружено ни одной ошибки, равна β - некоторому коэффициенту, введенному для нормирования величины достоверности. Нормирующий коэффициент выбирают таким образом, чтобы величины достоверности выражались целым числом (или величиной, близкой к целому числу), что позволяет упростить реализацию устройства. С увеличением числа ошибок t в принятом кодовом слове достоверность кодового слова, в соответствии с последней формулой, будет уменьшаться.the reliability of the code word, in which no errors were found, is equal to β — a certain coefficient introduced to normalize the value of reliability. The normalizing coefficient is chosen so that the confidence values are expressed as an integer (or a value close to an integer), which simplifies the implementation of the device. With an increase in the number of errors t in the received codeword, the reliability of the codeword, in accordance with the last formula, will decrease.
На выходе блока дешифраторов 10 при приеме кодового слова будет двоичная комбинация, соответствующая вектору ошибок. Эта двоичная комбинация поступает на вход сумматора ошибок 14, который осуществляет суммирование разрядов входной двоичной комбинации, и в результате на выходе сумматора ошибок 14 получается число ошибок t в принятом кодовом слове. Далее это число ошибок поступает на вход преобразователя кода 20. Преобразователь кода реализует функциональную зависимость между количеством ошибок t в принятом кодовом слове и достоверностью кодового слова γ(t), которая задается формулой (1). Преобразователь кода представляет собой комбинационную логическую схему. Для реализации этой схемы функциональную зависимость по формуле (1) зададим в табличном виде. Аргументом этой функциональной зависимости, заданной таблично, будет количество ошибок в кодовом слове, а выходом - достоверность кодового слова γ(t). Количество ошибок в кодовом слове может изменяться в пределах от 0 до максимального числа ошибок, которое может обнаружить помехоустойчивый код. Для используемых на практике помехоустойчивых кодов это число, как правило, не будет превышать величины двух, трех ошибок, и табличная функциональная зависимость по формуле (1) будет задаваться всего в трех, четырех точках. Эту табличную зависимость будем рассматривать как таблицу истинности некоторой логической функции. По таблице истинности логической функции составим логическую функцию и логическую комбинационную схему, реализующую эту таблицу, как это описано, например в Уэйкерли Дж. Ф. Проектирование цифровых устройств, том 1, Москва, Постмаркет, 2002, стр.237. В силу того, что объем таблицы, задающей функциональную зависимость (1) небольшой, то и реализация преобразователя кода 20 потребует незначительных аппаратных затрат.At the output of the decoder unit 10, upon receipt of the codeword, there will be a binary combination corresponding to the error vector. This binary combination is fed to the input of the error adder 14, which sums the bits of the input binary combination, and as a result, the number of errors t in the received codeword is obtained at the output of the error adder 14. Then this number of errors goes to the input of the code converter 20. The code converter realizes a functional relationship between the number of errors t in the received codeword and the reliability of the codeword γ (t), which is given by formula (1). The code converter is a combinational logic circuit. To implement this scheme, the functional dependence according to formula (1) is set in a table form. The argument of this functional dependence given in the table is the number of errors in the codeword, and the output is the reliability of the codeword γ (t). The number of errors in the codeword can vary from 0 to the maximum number of errors that the error-correcting code can detect. For the error-correcting codes used in practice, this number, as a rule, will not exceed the value of two or three errors, and the tabular functional dependence according to formula (1) will be specified in only three, four points. We will consider this tabular dependence as the truth table of some logical function. Using the truth table of a logical function, we compose a logical function and a logical combinational circuit that implements this table, as described, for example, in J. F. Wakerley Designing Digital Devices, Volume 1, Moscow, Postmarket, 2002, p.237. Due to the fact that the volume of the table defining the functional dependence (1) is small, the implementation of the code converter 20 will require insignificant hardware costs.
После получения на выходе полного сумматора 19 суммарной достоверности принятых кодовых слов осуществляется сравнение этой достоверности с пороговым значением.After receiving at the output of the full adder 19 the total reliability of the received code words, this reliability is compared with a threshold value.
В случае, если суммарная достоверность кодовых слов с совпавшими нумерующими и синхронизирующими последовательностями превысит некоторый заранее выбранный порог γmax If the total reliability of the code words with the matching numbering and synchronizing sequences exceeds some pre-selected threshold γ max
то выполняется цикловая синхронизация. Это означает, что входная информация поступает на дальнейшую обработку. Превышение суммарной достоверности принятых кодовых слов заданной величины определяется пороговым блоком 21. На выходе порогового блока 21 возникает сигнал разрешения, поступающий на первый вход счетчика синхронизации 17. По этому сигналу осуществляется установка счетчика синхронизации 17 в состояние, соответствующее номеру последнего принятого кодового слова. При этом номер последнего кодового слова, при котором произошло превышение порога, с выхода блока сумматоров 16 по модулю два поступает на установочные входы счетчика синхронизации 17. По сигналу разрешения младшие разряды счетчика синхронизации 17 устанавливаются в 0, а в старшие - записывается номер последнего кодового слова.then loop synchronization is performed. This means that the input goes to further processing. Exceeding the total reliability of the received code words of a given value is determined by the threshold block 21. At the output of the threshold block 21, a permission signal is received that is transmitted to the first input of the synchronization counter 17. This signal sets the synchronization counter 17 to the state corresponding to the number of the last received code word. In this case, the number of the last codeword at which the threshold was exceeded, from the output of the block of adders 16 modulo two is supplied to the installation inputs of the synchronization counter 17. By the enable signal, the least significant bits of the synchronization counter 17 are set to 0, and the older bits are written the number of the last code word .
Полный объем счетчика синхронизации 17 равен n кодовым словам кода БЧХ или n·n1, поскольку длина каждого слова БЧХ составляет n1 бит. На тактовый вход счетчика синхронизации 17 подается тактовая частота с входа синхронизации устройства кодовой цикловой синхронизации, равная скорости поступления информации на вход этого устройства, и по окончании приема всех слов кода БЧХ каскадного кода на выходе счетчика синхронизации 17 возникает сигнал переполнения.The total volume of the synchronization counter 17 is equal to n code words of the BCH code or n · n 1 , since the length of each word of the BCH is n 1 bits. At the clock input of the synchronization counter 17, the clock frequency from the synchronization input of the code cyclic synchronization device is equal to the information received at the input of this device, and when all the words of the BCH code of the cascade code are finished, an overflow signal appears at the output of the synchronization counter 17.
По этому сигналу генератор 18 синхронизирующей последовательности начинает вырабатывать синхронизирующую последовательность, равную сумме последовательностей с2 и c3.According to this signal, the synchronization sequence generator 18 begins to generate a synchronization sequence equal to the sum of the sequences with 2 and c 3 .
Синхронизирующая последовательность подается на первый вход выходного сумматора 12 по модулю два.The synchronization sequence is fed to the first input of the output adder 12 modulo two.
Число разрядов регистра задержки 1 выбрано равным длине всего каскадного кода, и в момент начала синхронизирующей последовательности на второй вход выходного сумматора 12 по модулю два поступают кодовые слова каскадного кода.The number of bits of the delay register 1 is chosen equal to the length of the entire cascade code, and at the moment the synchronization sequence begins, the code words of the cascade code are received modulo two at the second input of the output adder 12.
Синхронизирующая последовательность снимается с кодовых слов, и на информационный выход устройства кодовой цикловой синхронизации поступают слова исходного кода БЧХ или последовательность с1.The synchronization sequence is removed from the code words, and the words of the original BCH source code or sequence from 1 are sent to the information output of the code cycle synchronization device.
Одновременно сигнал переполнения с выхода счетчика синхронизации 17 поступает на выход синхронизации устройства кодовой цикловой синхронизации, сопровождая начало каскадного кода.At the same time, the overflow signal from the output of the synchronization counter 17 is fed to the synchronization output of the code cycle synchronization device, accompanying the beginning of the cascade code.
В предлагаемом устройстве количество кодовых слов с совпавшими нумерующими и синхронизирующими последовательностями, при котором принимается решение о наличии цикловой синхронизации, устанавливается в зависимости от качества канала связи. Достоверность принятия решения по неискаженным кодовым словам выше, и для надежной синхронизации требуется прием меньшего числа кодовых слов. При ухудшении качества канала связи достоверность принятых кодовых слов уменьшается, и для надежной синхронизации требуется большее число совпадений нумерующих и синхронизирующих последовательностей, поскольку часть кодовых слов принята с ошибками.In the proposed device, the number of code words with matching numbering and synchronizing sequences, at which a decision is made on the presence of cyclic synchronization, is set depending on the quality of the communication channel. The reliability of a decision on undistorted codewords is higher, and for reliable synchronization, the reception of a smaller number of codewords is required. With a deterioration in the quality of the communication channel, the reliability of the received code words decreases, and for reliable synchronization, a greater number of matches of the numbering and synchronizing sequences is required, since some of the code words are received with errors.
Максимальное число ошибок tmax, обнаруживаемых в кодовом слове, и пороговое значение суммарной достоверности γmax кодовых слов с совпавшими нумерующими и синхронизирующими последовательностями выбирают таким образом, чтобы обеспечить высокую вероятность цикловой синхронизации, не уступающую, по крайней мере, вероятности правильного приема помехоустойчивого каскадного кода без учета цикловой синхронизации. Оптимальный выбор указанных параметров обеспечивает существенное увеличение вероятности цикловой синхронизации по сравнению с известным устройством.The maximum number of errors t max detected in the codeword and the threshold value of the total confidence value γ max of code words with the matching numbering and synchronizing sequences are chosen in such a way as to ensure a high probability of cyclic synchronization, not inferior to at least the probability of the correct reception of the error-correcting cascade code excluding cyclic synchronization. The optimal choice of these parameters provides a significant increase in the likelihood of cyclic synchronization compared with the known device.
Например, для каскадного кода, внутренним кодом которого является двоичный код БЧХ (31, 16), а внешним кодом - код Рида - Соломона (24, 16) над полем Галуа GF(28), вероятность установления цикловой синхронизации в канале связи с независимыми ошибками при коэффициенте ошибок 0,05 составляет в прототипе 0,97. В то же время при рациональном выборе параметров предлагаемого устройства: максимальном числе ошибок, обнаруживаемых в кодовом слове tmax=1, пороговом значении суммарной достоверности принятых кодовых слов γmax=6 и нормирующем коэффициенте β=3 вероятность установления цикловой синхронизации в предлагаемом устройстве составит не менее 0,99. Достоверность кодового слова, принятого без ошибок, согласно формуле (1), равна 3, достоверность кодового слова с одиночной ошибкой, согласно той же формуле, равна 2. Поэтому цикловая синхронизация устанавливается по двум принятым без ошибок кодовым словам (3+3=6) либо по трем кодовым словам, если хотя бы одно из первых двух принято с одиночной ошибкой (3+2+2>6, 2+3+2>6, 2+2+3>6, 2+2+2=6).For example, for a cascade code whose internal code is the BCH binary code (31, 16) and the external code is the Reed - Solomon code (24, 16) over the Galois field GF (2 8 ), the probability of establishing cyclic synchronization in the communication channel with independent errors when the error rate of 0.05 is in the prototype of 0.97. At the same time, with a rational choice of the parameters of the proposed device: the maximum number of errors detected in the codeword t max = 1, the threshold value of the total reliability of the adopted code words γ max = 6 and the normalizing coefficient β = 3, the probability of establishing cyclic synchronization in the proposed device will not less than 0.99. The reliability of the codeword received without errors, according to formula (1), is 3, the reliability of the codeword with a single error, according to the same formula, is 2. Therefore, the cycle synchronization is established according to two codewords accepted without errors (3 + 3 = 6) or in three code words, if at least one of the first two is accepted with a single error (3 + 2 + 2> 6, 2 + 3 + 2> 6, 2 + 2 + 3> 6, 2 + 2 + 2 = 6) .
В предлагаемом изобретении, в отличие от известного устройства, при определении цикловой синхронизации учитывают качество канала связи. Качество канала связи оценивается суммарной достоверностью принятых кодовых слов, что в свою очередь определяется кратностью ошибок, обнаруженных в принятых кодовых словах. Каждому принятому кодовому слову сопоставляется некоторое число, характеризующее достоверность кодового слова при обнаружении ошибок в этом кодовом слове. Учет величины достоверности приема кодовых слов, характеризующей качество канала связи, повышает помехоустойчивость цикловой синхронизации.In the present invention, in contrast to the known device, when determining the cyclic synchronization take into account the quality of the communication channel. The quality of the communication channel is evaluated by the total reliability of the received code words, which in turn is determined by the multiplicity of errors found in the received code words. Each received codeword is associated with a certain number characterizing the reliability of the codeword when errors are detected in this codeword. Taking into account the value of the reliability of receiving code words that characterizes the quality of the communication channel increases the noise immunity of cyclic synchronization.
Достигаемым техническим результатом предлагаемого устройства адаптивной кодовой цикловой синхронизации является повышение помехоустойчивости.Achievable technical result of the proposed device adaptive code cycle synchronization is to increase noise immunity.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004110463/09A RU2259638C1 (en) | 2004-04-06 | 2004-04-06 | Adaptive code frame synchronization device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004110463/09A RU2259638C1 (en) | 2004-04-06 | 2004-04-06 | Adaptive code frame synchronization device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2259638C1 true RU2259638C1 (en) | 2005-08-27 |
Family
ID=35846772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004110463/09A RU2259638C1 (en) | 2004-04-06 | 2004-04-06 | Adaptive code frame synchronization device |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2259638C1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2450464C1 (en) * | 2011-02-24 | 2012-05-10 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Code frame synchronisation apparatus with integrated soft and hard decisions |
| RU2491571C2 (en) * | 2011-08-19 | 2013-08-27 | Российская Федерация в лице Министерства промышленности и торговли РФ | Phase synchronisation method and apparatus |
| RU2779399C1 (en) * | 2021-09-17 | 2022-09-06 | Акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Digital clock synchronization method |
-
2004
- 2004-04-06 RU RU2004110463/09A patent/RU2259638C1/en active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2450464C1 (en) * | 2011-02-24 | 2012-05-10 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Code frame synchronisation apparatus with integrated soft and hard decisions |
| RU2491571C2 (en) * | 2011-08-19 | 2013-08-27 | Российская Федерация в лице Министерства промышленности и торговли РФ | Phase synchronisation method and apparatus |
| RU2779399C1 (en) * | 2021-09-17 | 2022-09-06 | Акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Digital clock synchronization method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8108760B2 (en) | Decoding of linear codes with parity check matrix | |
| KR100881192B1 (en) | A method of detecting an error pattern, an error correction apparatus, and a method of encoding data | |
| US10992416B2 (en) | Forward error correction with compression coding | |
| JP2009278686A (en) | Turbo decoder with circular redundancy code signature comparison | |
| Boiko et al. | Productivity of telecommunication systems with modified signal-code constructions | |
| US20100125776A1 (en) | Multi-syndrome error correction circuit | |
| CN106506011B (en) | Power-frequency communication of electric encoding error correction scheme | |
| RU2633148C2 (en) | Method for code frame synchronization for cascade code when applying strict solutions | |
| RU2259638C1 (en) | Adaptive code frame synchronization device | |
| RU2295196C1 (en) | Communication channel quality control method | |
| RU2500074C1 (en) | Soft decision code frame synchronisation method | |
| RU2295198C1 (en) | Code cyclic synchronization method | |
| US8943391B2 (en) | Cyclic code decoding method and cyclic code decoder | |
| RU2450464C1 (en) | Code frame synchronisation apparatus with integrated soft and hard decisions | |
| US10826533B2 (en) | Methods, systems, and computer-readable media for decoding a cyclic code | |
| RU2302701C1 (en) | Code frame synchronization device | |
| Nuha et al. | Binary Data Correction Simulation Using Convolutional Code on Additive White Gaussian Noise Channel | |
| RU2428801C1 (en) | Device of code cycle synchronisation with soft decisions | |
| RU2197788C2 (en) | Code-type framing device | |
| RU2667370C1 (en) | Method for decoding linear cascade code | |
| RU2342796C1 (en) | Method of code cyclic sync | |
| RU2450436C1 (en) | Code frame synchronisation method | |
| RU2419966C2 (en) | Method to decode noiseless cascade codes by most valid symbols of external code | |
| RU2210870C2 (en) | Adaptive frame synchronization method | |
| Kaabouch et al. | Improvement of the Orthogonal Code Convolution capabilities using FPGA implementation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20120731 |