RU2208907C2 - Error correction device with extended set of decision rules and erase signal inclusion - Google Patents

Error correction device with extended set of decision rules and erase signal inclusion Download PDF

Info

Publication number
RU2208907C2
RU2208907C2 RU2001106407/09A RU2001106407A RU2208907C2 RU 2208907 C2 RU2208907 C2 RU 2208907C2 RU 2001106407/09 A RU2001106407/09 A RU 2001106407/09A RU 2001106407 A RU2001106407 A RU 2001106407A RU 2208907 C2 RU2208907 C2 RU 2208907C2
Authority
RU
Russia
Prior art keywords
inputs
switch
outputs
synchronizer
block
Prior art date
Application number
RU2001106407/09A
Other languages
Russian (ru)
Other versions
RU2001106407A (en
Inventor
О.П. Малофей
А.О. Малофей
Ю.О. Малофей
В.Г. Авдеев
А.И. Якименко
И.Л. Якименко
Original Assignee
Малофей Олег Павлович
Малофей Александр Олегович
Малофей Юлия Олеговна
Авдеев Василий Геннадьевич
Якименко Андрей Иванович
Якименко Иван Леонидович
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Малофей Олег Павлович, Малофей Александр Олегович, Малофей Юлия Олеговна, Авдеев Василий Геннадьевич, Якименко Андрей Иванович, Якименко Иван Леонидович filed Critical Малофей Олег Павлович
Priority to RU2001106407/09A priority Critical patent/RU2208907C2/en
Publication of RU2001106407A publication Critical patent/RU2001106407A/en
Application granted granted Critical
Publication of RU2208907C2 publication Critical patent/RU2208907C2/en

Links

Images

Landscapes

  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

FIELD: telemechanics and computer engineering. SUBSTANCE: error correction device that may be used in digital data transmission and processing systems for error correction in case of five-fold message transmission has decision unit, four selector switches, four shift registers, and synchronizer; novelty is introduction of quality detector for analyzing each word character received and for generating erase signal, as well as erasure correction unit including erase signal for most reliable similar-name characters of message repeated many times. EFFECT: enhanced noise immunity including erase signal. 1 cl, 5 dwg

Description

Изобретение относится к телемеханике и вычислительной технике и может быть использовано в системах передачи и обработки дискретной информации для коррекции ошибок при пятикратном повторении сообщений. The invention relates to telemechanics and computer engineering and can be used in systems for transmitting and processing discrete information for error correction during five-fold repetition of messages.

Известны устройства для мажоритарного декодирования трехкратно дублированных сообщений при последовательном приеме (см. АС СССР 206634, 207247, 31а 7/01, 1968 г., 387521, Н 03 К 13/32, 1975 г.), содержащие два регистра сдвига и логические элементы. Known devices for majority decoding of triplicate messages during serial reception (see USSR AS 206634, 207247, 31a 7/01, 1968, 387521, H 03 K 13/32, 1975), containing two shift registers and logical elements .

Недостатком этих устройств является ограниченность функциональных возможностей, что не позволяет использовать их в адаптивных системах для широкого класса кодов с повторением. The disadvantage of these devices is the limited functionality, which does not allow their use in adaptive systems for a wide class of codes with repetition.

Кроме того, известны устройства для мажоритарного декодирования (см. АС СССР 884263, Н 04 L 1/10, Н 03 К 13/32, 1981 г., 677123, H 04 L 1/10, 1979 г. , 944129, H 04 L 1/08, 1982 г., 980114, G 08 C 19/28, 1982 г., 1005151, G 08 C 25/00, 1982 г., патент РФ 1439750, Н 03 М 13/00, 1988 г., 2023348, Н 03 М 13/02, 2012134, Н 03 М 5/00, 1994 г.), содержащее регистры сдвига и логические элементы с соответствующими связями, позволяющими подвергать мажоритарной обработке три, пять и более повторений сообщения без потери промежуточных результатов. In addition, devices are known for majority decoding (see USSR AS 884263, H 04 L 1/10, H 03 K 13/32, 1981, 677123, H 04 L 1/10, 1979, 944129, H 04 L 1/08, 1982, 980114, G 08 C 19/28, 1982, 1005151, G 08 C 25/00, 1982, RF patent 1439750, H 03 M 13/00, 1988, 2023348, Н 03 М 13/02, 2012134, Н 03 М 5/00, 1994), which contains shift registers and logic elements with corresponding relationships that allow majority, three, five or more repetitions of a message to be processed without loss of intermediate results.

Недостатком этих устройств является ограниченность функциональных возможностей, проявляющаяся в том, что анализируются не все возможные сочетания повторений сообщений. The disadvantage of these devices is the limited functionality, which is manifested in the fact that not all possible combinations of message repetitions are analyzed.

Из известных устройств наиболее близким по технической сущности является устройство коррекции ошибок с расширенным набором решающих правил, описанное в патенте 2152129, Н 03 М 13/43, 2000 г. Of the known devices, the closest in technical essence is an error correction device with an expanded set of decision rules described in patent 2152129, H 03 M 13/43, 2000

Это устройство содержит четыре регистра сдвига, четыре переключателя, решающий блок, синхронизатор и соответствующие связи. This device contains four shift registers, four switches, a decision block, a synchronizer, and corresponding communications.

Недостатком этого устройства является низкая помехоустойчивость, так как, реализуя полный набор решающих правил, не учитывается сигнал "стирание" (Θ) по наиболее надежным одноименным символам многократно повторенного сообщения, что снижает помехоустойчивость устройства. The disadvantage of this device is its low noise immunity, since, implementing a complete set of decision rules, the erase (Θ) signal is not taken into account for the most reliable symbols of the same name of a repeated message, which reduces the noise immunity of the device.

Целью настоящего изобретения является повышение помехоустойчивости устройства, которое учитывает сигнал "стирание" (Θ) по наиболее надежным одноименным символам многократно повторенного сообщения. The aim of the present invention is to increase the noise immunity of the device, which takes into account the signal "erase" (Θ) for the most reliable characters of the same name repeatedly message.

Поставленная цель достигается тем, что в устройство, содержащее решающий блок, выходы которого являются выходами устройства, четыре переключателя, выходы которых соединены с информационными входами одноименных регистров сдвига, синхронизатор, тактовый вход которого является тактовым входом устройства, первый - третий выходы синхронизатора соединены соответственно с объединенными первыми управляющими входами первого переключателя и первого регистра сдвига, объединенными первыми управляющими входами второго переключателя и второго регистра сдвига, объединенными первыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока, вторыми управляющими входами первого и второго переключателей, первого и второго регистров сдвига, при этом первый информационный вход решающего блока объединен с первыми информационными входами переключателей, вторые информационные входы которых одновременно связаны с соответствующими входами решающего блока и выходами регистров сдвига, установочные входы которых объединены с установочными входами устройства и установочным входом синхронизатора, четвертый выход которого соответственно соединен с объединенными третьими управляющими входами второго переключателя, второго регистра сдвига, вторыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока и первыми управляющими входами четвертого переключателя и четвертого регистра сдвига, при этом пятый выход синхронизатора одновременно подключен ко вторым управляющим входам четвертого переключателя и четвертого регистра сдвига, третьим управляющим входам третьего, первого переключателей, третьего, первого регистра сдвига, решающего блока и четвертым управляющим входам второго переключателя и второго регистра сдвига введены блок исправления стираний и детектор качества, первый и второй выходы которого соответственно соединены с первым и вторым входами блока исправления стираний, выход которого объединен с первыми информационными входами переключателей и решающего блока, третий - шестой входы блока исправления стираний подключены соответственно к выходам первого - четвертого регистров сдвига, а седьмой, девятый, одиннадцатый входы блока исправления стираний соответственно связаны с первым, третьим, пятым выходами синхронизатора, при этом восьмой, девятый входы блока исправления стираний соединены со вторым и четвертым входами синхронизатора и соответствующими управляющими входами первого переключателя и первого регистра сдвига, а вход детектора качества является информационным входом устройства. This goal is achieved by the fact that in the device containing the decision block, the outputs of which are the outputs of the device, four switches, the outputs of which are connected to the information inputs of the same shift registers, a synchronizer, the clock input of which is the clock input of the device, the first and third outputs of the synchronizer are connected respectively to the combined first control inputs of the first switch and the first shift register, the combined first control inputs of the second switch and the second shift register, combined by the first control inputs of the third switch, third shift register, decision block, second control inputs of the first and second switches, first and second shift registers, while the first information input of the decision block is combined with the first information inputs of the switches, the second information inputs of which are simultaneously connected with the corresponding inputs of the decisive block and the outputs of the shift registers, the installation inputs of which are combined with the installation inputs of the device and the installation input of the synchronizer, the fourth output of which is respectively connected to the combined third control inputs of the second switch, the second shift register, the second control inputs of the third switch, the third shift register, the decision block and the first control inputs of the fourth switch and the fourth shift register, while the fifth output synchronizer is simultaneously connected to the second control inputs of the fourth switch and the fourth shift register, the third control input The erasure correction unit and the quality detector, the first and second outputs of which are respectively connected to the first and second inputs of the erase correction unit, the output of which is erased, are output to the third, first switches, third, first shift register, decision block and fourth control inputs of the second switch and second shift register combined with the first information inputs of the switches and the deciding unit, the third and sixth inputs of the erasure correction unit are connected respectively to the outputs of the first and fourth registers strov shift, and the seventh, ninth, eleventh inputs of the block erasure correction, respectively, are connected with the first, third, fifth outputs of the synchronizer, while the eighth, ninth inputs of the block erasure correction are connected to the second and fourth inputs of the synchronizer and the corresponding control inputs of the first switch and the first shift register , and the input of the quality detector is the information input of the device.

Устройство содержит переключатели 1-4, регистры 5-8, синхронизатор 9, решающий блок 10, блок 11 исправления стираний и детектор качества 12. The device comprises switches 1-4, registers 5-8, a synchronizer 9, a decision unit 10, an erasure correction unit 11, and a quality detector 12.

На фиг. 1 показана структурная схема устройства; на фиг.2 - временные диаграммы, поясняющие работу устройства; на фиг.3 - функциональная схема решающего блока; на фиг.4 - функциональная схема блока исправления стираний; на фиг. 5 - временная диаграмма, поясняющая принцип коррекции ошибок во втором повторе сообщения при учете сигнала "стирание". In FIG. 1 shows a block diagram of a device; figure 2 - timing diagrams explaining the operation of the device; figure 3 is a functional diagram of a crucial unit; figure 4 is a functional diagram of a block for erasure correction; in FIG. 5 is a timing chart explaining the principle of error correction in the second message retry when the erase signal is taken into account.

Устройство содержит (фиг.1) первый - четвертый переключателя 1-4, первый - четвертый регистры 5-8 сдвига, синхронизатор 9, решающий блок 10, блок 11 исправления стираний и детектор 12 качества. The device comprises (Fig. 1) a first to fourth switch 1-4, a first to a fourth shift register 5-8, a synchronizer 9, a deciding unit 10, an erasure correction unit 11, and a quality detector 12.

Переключатели 1-4 предназначены для коммутации информационных входов соответствующих регистров 5-8 сдвига. Выходы переключателей являются входами регистров. Switches 1-4 are intended for switching information inputs of the corresponding shift registers 5-8. The outputs of the switches are register inputs.

Регистры сдвига 5-8 являются стандартными элементами памяти и служат для хранения, перезаписи, выдачи информации, циркулирующей в устройстве. Распределение хранимой информации по регистрам 5-8 представлено в табл. 1. Shift registers 5-8 are standard elements of memory and are used to store, overwrite, issue information circulating in the device. The distribution of stored information in registers 5-8 is presented in table. 1.

Выходы регистров 5-8 одновременно связаны со вторыми информационными входами переключателей 1-4, соответствующими входами решающего блока 10 и третьим - шестым входом соответственно блока 11 исправления стираний. The outputs of the registers 5-8 are simultaneously connected to the second information inputs of the switches 1-4, the corresponding inputs of the decision block 10 and the third to the sixth input, respectively, of the block 11 of the erasure correction.

Синхронизатор 9 обеспечивает нормальное функционирование всех элементов устройства. На фиг.2 представлена временная диаграмма работы синхронизатора. После выделения маркера цикловой синхронизации, определяющего начало кадра многократно повторенного сообщения, выделяется импульс установки элементов памяти устройства в нулевое состояние (см. фиг.2 СИО). После чего блок 9 обеспечивает пакетирование синхроимпульсов СИ, поступающих на его вход, в последовательности СИ1 ÷ СИ5. Число импульсов соответствует в пакете количеству n символов в одном повторе сообщения. Для выполнения функций такого блока уже существует большое множество технических решений, описанных в технической литературе. Например, в книге Гуров B.C., Емельянов А.Е., Етрухин Н. Н. , Осипов В. Г. "Передача дискретной информации и телеграфия". - М.: Связь, 1974. - C. 135. The synchronizer 9 ensures the normal functioning of all elements of the device. Figure 2 presents the timing diagram of the synchronizer. After highlighting the cyclic synchronization marker, which determines the beginning of the frame of a repeatedly repeated message, an impulse to set the device’s memory elements to the zero state is allocated (see FIG. 2 SIO). After that, block 9 provides a packetization of SI clock pulses arriving at its input in the sequence SI1 ÷ SI5. The number of pulses in the packet corresponds to the number of n characters in one message retry. To perform the functions of such a unit, there are already a large number of technical solutions described in the technical literature. For example, in the book Gurov B.C., Emelyanov A.E., Etrukhin N.N., Osipov V.G. "Discrete Information Transmission and Telegraphy". - M .: Communication, 1974. - C. 135.

Тактовый вход СИ синхронизатора 9 является тактовым входом устройства. Первый - третий выходы синхронизатора 9 соединены соответственно с объединенными первыми управляющими входами первого переключателя 1 и регистра 5, объединенными первыми управляющими входами второго переключателя 2 и второго регистра 6, объединенными первыми управляющими входами переключателя 3, регистра 7, решающего блока 10, вторыми управляющими входами 1 и 2 переключателей 5 и 6 регистров. Четвертый выход синхронизатора 9 соответственно соединен с объединенными третьими управляющими входами переключателя 2, регистра 6, вторыми управляющими входами переключателя 3, регистра 7, решающего блока 10 и первыми управляющими входами переключателя 4, регистра 8. Пятый выход блока 9 одновременно подключен ко вторым управляющим входам переключателя 4, регистра 8, третьим управляющим входам переключателей 1-3, регистров 5, 7, решающего блока 10 и четвертым управляющим входам переключателя 2 и регистра 6. Clock input SI synchronizer 9 is the clock input of the device. The first and third outputs of the synchronizer 9 are connected respectively to the combined first control inputs of the first switch 1 and register 5, the combined first control inputs of the second switch 2 and the second register 6, the combined first control inputs of the switch 3, register 7, decision block 10, second control inputs 1 and 2 switches 5 and 6 registers. The fourth output of the synchronizer 9 is respectively connected to the combined third control inputs of switch 2, register 6, second control inputs of switch 3, register 7, decision block 10 and first control inputs of switch 4, register 8. The fifth output of block 9 is simultaneously connected to the second control inputs of switch 4, register 8, the third control inputs of switches 1-3, registers 5, 7, decision block 10 and the fourth control inputs of switch 2 and register 6.

Решающий блок 10 предназначен для формирования расширенного набора решающих мажоритарных (maj) правил. На первом выходе блока 10 формируются разнесенные во времени результаты мажоритарной обработки первых трех повторов maj (X1, G2, G3) сообщения в момент приема третьего Х3 повтора и последних трех maj (G3, G4, G5) в момент приема пятого Х5 повторения. Результат maj (G2, G3, G4) обработки второго, третьего, четвертого повторений выдается на второй выход блока 10 в момент приема символов четвертого повтора Х4. На этот же выход выдается результат maj (X1, G4, G5) обработки одноименных символов первого, четвертого, пятого повторов в момент приема символов пятого повторения Х5. На третий выход блока 10 поступает результат мажоритарной обработки maj (G2, G4, G5) по приходу символов пятого повтора Х5. По четвертому выходу выдается результат мажоритарной обработки в целом по пяти повторам сообщения maj (X1, G2, G3, G4, G5).The decisive block 10 is designed to form an extended set of decisive majority (maj) rules. At the first output of block 10, the results of majority processing of the first three repetitions of maj (X 1 , G 2 , G 3 ) messages at the time of receiving the third X 3 repetition and the last three maj (G 3 , G 4 , G 5 ) at the time receiving the fifth X 5 repetition. The result maj (G 2 , G 3 , G 4 ) of the processing of the second, third, fourth repetitions is output to the second output of block 10 at the time of receiving the symbols of the fourth repeat X 4 . The output maj (X 1 , G 4 , G 5 ) of processing the same characters of the first, fourth, fifth repetitions at the time of receiving the characters of the fifth repetition of X 5 is output to the same output. The third output of block 10 receives the result of majority processing maj (G 2 , G 4 , G 5 ) upon the arrival of the symbols of the fifth repetition X 5 . The fourth output gives the result of majority processing in total for five repetitions of the message maj (X 1 , G 2 , G 3 , G 4 , G 5 ).

Возможный вариант функциональной схемы блока 10 приведен на фиг.3, которая содержит логические элементы в базисе И-НЕ 10-1 ÷ 10-53. A possible variant of the functional block 10 is shown in figure 3, which contains the logical elements in the basis of AND-NOT 10-1 ÷ 10-53.

На логических элементах 10-1 ÷ 10-3, 10-16 реализуется первое решающее правило
maj(X1, G2, G3)=X1G21G3+G2G3. (1)
Элементы 10-4 ÷ 10-6, 10-17 формируют второе правило
maj(G2, G3, G4)=G2G3+G2G4+G3G4. (2)
Элементы 10-7 ÷ 10-9, 10-18 определяют мажоритарный результат последних трех повторов из пяти, третье правило
maj(G3, G4, G5)=G3G4+G3G5+G4G5. (3)
Элементы 10-10 ÷ 10-12, 10-19 реализуют четвертое правило
maj(X1, G4, G5)=X1G4+X1G5+G4G5. (4)
Элементы 10-13 ÷ 10-15, 10-20 формируют пятое правило
maj(G2, G4, G5)=G2G4+G2G5+G4G5. (5)
Группа элементов 10-26 ÷ 10-35, 10-41, 10-42 позволяет провести мажоритарную обработку в целом по пяти повторам сообщения, шестое правило:
maj(X1, G2, G3, G4, G5)= G2G3G4+G3G4G5+G2G3G5+G2G4G5+X1G2G3+X1G3G41G4G51G2G5+X1G2G4+X1G3G5.
On logical elements 10-1 ÷ 10-3, 10-16, the first decision rule is implemented
maj (X 1 , G 2 , G 3 ) = X 1 G 2 + X 1 G 3 + G 2 G 3 . (1)
Elements 10-4 ÷ 10-6, 10-17 form the second rule
maj (G 2 , G 3 , G 4 ) = G 2 G 3 + G 2 G 4 + G 3 G 4 . (2)
Elements 10-7 ÷ 10-9, 10-18 determine the majority result of the last three repetitions of five, the third rule
maj (G 3 , G 4 , G 5 ) = G 3 G 4 + G 3 G 5 + G 4 G 5 . (3)
Elements 10-10 ÷ 10-12, 10-19 implement the fourth rule
maj (X 1 , G 4 , G 5 ) = X 1 G 4 + X 1 G 5 + G 4 G 5 . (4)
Elements 10-13 ÷ 10-15, 10-20 form the fifth rule
maj (G 2 , G 4 , G 5 ) = G 2 G 4 + G 2 G 5 + G 4 G 5 . (5)
The group of elements 10-26 ÷ 10-35, 10-41, 10-42 allows majority processing in total for five repetitions of the message, the sixth rule:
maj (X 1 , G 2 , G 3 , G 4 , G 5 ) = G 2 G3G 4 + G 3 G 4 G 5 + G 2 G 3 G 5 + G 2 G 4 G 5 + X 1 G 2 G 3 + X 1 G 3 G 4 + X 1 G 4 G 5 + X 1 G 2 G 5 + X 1 G 2 G 4 + X 1 G 3 G 5 .

(6)
Остальные элементы блока 10 выполняют функции логических элементов И, ИЛИ.
(6)
The remaining elements of block 10 perform the functions of logical elements AND, OR.

Блок 11 исправления стираний содержит (фиг.4) элементы И 11-1 ÷ 11-8, 11-12 ÷ 11-23, 11-36 ÷ 11-38, элементы ИЛИ-НЕ 11-9 ÷ 11-11, Запрет 11-27 ÷ 11-32, ИЛИ 11-24 ÷ 11-26, 11-33 ÷ 11-35, 11-39. Block 11 correction erasures contains (figure 4) elements AND 11-1 ÷ 11-8, 11-12 ÷ 11-23, 11-36 ÷ 11-38, elements OR NOT 11-9 ÷ 11-11, Prohibition 11 -27 ÷ 11-32, OR 11-24 ÷ 11-26, 11-33 ÷ 11-35, 11-39.

Блок 11 исправления стираний осуществляет коррекцию ошибок по вектору стираний, т. е. вектору, отмечающему ненадежные символы принятых кодовых комбинаций, и выполняет следующие функции. The erasure correction unit 11 carries out error correction by the erasure vector, i.e., the vector marking unreliable characters of the received code combinations, and performs the following functions.

При приеме символов второго X2 повторения сообщения блок 11 производит поэлементное сравнение с символами первого X1 повтора, учитывая сигнал "стирание" (Θ) для соответствующего символа второго повторения. В случае несовпадения одноименных символов сравниваемых повторов инвертируется символ второго повтора сообщения, отмеченный сигналом Θ. Этот процесс отражен на временной диаграмме фиг. 5 и реализуется на элементах 11-2, 11-12, 11-20, 11-13, 11-39.Upon receipt of the symbols of the second X 2 repetition of the message, the block 11 performs element-by-element comparison with the symbols of the first X 1 repetition, taking into account the erase signal (Θ) for the corresponding symbol of the second repetition. In case of mismatch of the same names of the compared repeats, the symbol of the second repetition of the message marked with the signal Θ is inverted. This process is reflected in the timing diagram of FIG. 5 and is implemented on the elements 11-2, 11-12, 11-20, 11-13, 11-39.

На третьем шаге N=3 работы устройства, когда принимаются символы третьего повтора Х3, блок 11 производит исправления ненадежного символа третьего повтора, отличного от однозначных одноименных символов в первом X1 и втором скорректированном G2 повторах, при наличии сигнала "стирание" Θ, отметившего ненадежный символ третьего повтора.In the third step N = 3 of the operation of the device, when the characters of the third repeat X 3 are received, block 11 corrects the unreliable symbol of the third repeat, different from the unambiguous symbols of the same name in the first X 1 and the second corrected G 2 repetitions, in the presence of the erase signal Θ, marking an unreliable symbol of the third repetition.

На последующих шагах работы устройства N≥4, т.е. при приеме символов четвертого Х4 и пятого Х5 повторов блок 11 производит аналогичное исправление тех символов, отмеченных сигналом Θ, у которых предшествующие одноименные символы удовлетворяют условию однозначности (R)

Figure 00000002

где N=3, 4, 5.In the subsequent steps of the operation of the device N≥4, i.e. when receiving symbols of the fourth X 4 and fifth X 5 repetitions, block 11 makes a similar correction of those symbols marked with a signal Θ for which the previous symbols of the same name satisfy the uniqueness condition (R)
Figure 00000002

where N = 3, 4, 5.

Figure 00000003

Работа блока 11 задана табл. 2.
Figure 00000003

The operation of block 11 is given in table. 2.

Выход блока 11 исправления стираний объединен с первыми информационными входами 1-4 переключателей и решающего блока 10. Первый-второй входы блока 10 являются выходами детектора качества 12. Третий-шестой входы блока 10 подключены соответственно к выходам 5-8 регистров. Седьмой, девятый, одиннадцатый входы блока 11 соответственно связаны с первым, третьим, пятым выходами синхронизатора 9, а восьмой, десятый входы блока 11 соединены со вторым и четвертым выходами синхронизатора 9 и соответствующими управляющими входами переключателя 1 и регистра 5. The output of the erasure correction unit 11 is combined with the first information inputs 1–4 of the switches and the deciding unit 10. The first – second inputs of the block 10 are outputs of the quality detector 12. The third – sixth inputs of the block 10 are connected respectively to the outputs of 5–8 registers. The seventh, ninth, eleventh inputs of block 11 are respectively connected to the first, third, fifth outputs of synchronizer 9, and the eighth, tenth inputs of block 11 are connected to the second and fourth outputs of synchronizer 9 and the corresponding control inputs of switch 1 and register 5.

Детектор качества 12 предназначен для анализа каждого принимаемого символа кодовой комбинации Xi и выработки сигнала "стирания" Θ в том случае, если принимаемый символ не может быть отождествлен ни с "1", ни с "0". Вход детектора качества 12 является информационным входом устройства.The quality detector 12 is designed to analyze each received symbol of the code combination X i and generate a “erase” signal Θ if the received symbol cannot be identified with either “1” or “0”. The input of the quality detector 12 is the information input of the device.

Примеры технической реализации детекторов качества приведены в книге: Л. П. Пуртов и др. Теория и техника передачи данных и телеграфия. - Л.: ВАС, 1973. Examples of technical implementation of quality detectors are given in the book: L.P. Purtov et al. Theory and technique of data transmission and telegraphy. - L .: YOU, 1973.

Устройство работает следующим образом. The device operates as follows.

Исходное состояние элементов памяти устройства нулевое, что обеспечивается установочным синхроимпульсом СИО (фиг.2). Символы первого повторения X1 сообщения из канала связи поступают на детектор 12 качества, где идентифицируются с "0" или "1", после чего проходят на первый вход блока 11, где через элемент И 11-1, открытый синхроимпульсами СИ1, элемент ИЛИ 11-39 поступают на выход блока 11. С выхода блока 11 символы первого повторения сообщения через переключатель 1, открытый синхроимпульсами СИ1, записываются в регистр 5 с частотой следования СИ1.The initial state of the memory elements of the device is zero, which is provided by the installation clock of the SIO (figure 2). The symbols of the first repetition X 1 of the message from the communication channel are sent to the quality detector 12, where they are identified with "0" or "1", after which they pass to the first input of block 11, where through the AND 11-1 element, open by the SI1 clock pulses, the OR element 11 -39 go to the output of block 11. From the output of block 11, the characters of the first repetition of the message through switch 1, opened by clock pulses SI1, are written into register 5 with a repetition rate of SI1.

Таким образом, по окончанию приема первого повторения сообщения оно оказывается записанным в регистре сдвига 5. Thus, at the end of the reception of the first repetition of the message, it appears in the shift register 5.

Синхронизатор 9, отсчитав n синхроимпульсов, выдаст на втором выходе пачку синхроимпульсов СИ2, которая управляет работой блоков устройства. Выталкиваемые синхроимпульсами СИ2 из регистра 5 символы первого повтора поступают на третий вход блока 11. Одновременно на первый вход блока 11 через детектор 12 качества поступает информация из канала связи, а на второй вход блока 11 поступает сигнал Θ, вырабатываемый детектором качества 12. В блоке 11 элементы И 11-2, 11-20, сумматор по модулю два 11-12, 11-3 реализуют алгоритм исправления (см. фиг.5) ненадежного символа второго повтора. Скорректированный второй повтор G2 через открытый СИ2, переключатель 2 записывается в регистр 6. А символы первого повтора через переключатель 1 переписываются в регистр 5. Состояние регистров 7, 8 нулевое.Synchronizer 9, having counted n clock pulses, will give out a pack of SI2 clock pulses at the second output, which controls the operation of the device blocks. The symbols of the first repeat ejected by SI2 clock pulses from register 5 go to the third input of block 11. At the same time, information from the communication channel is received to the first input of block 11 through the quality detector 12, and the signal Θ generated by the quality detector 12 is received to the second input of block 11. In block 11 elements And 11-2, 11-20, the adder modulo two 11-12, 11-3 implement the correction algorithm (see Fig.5) unreliable symbol of the second repeat. The adjusted second repeat G 2 through open SI2, switch 2 is recorded in register 6. And the characters of the first repeat through switch 1 are written into register 5. The status of registers 7, 8 is zero.

При приеме третьего повторения сообщения происходит считывание информации первого X1 и второго G2 повторов, хранимых соответственно в регистрах 5 и 6, на третий и четвертый входы блока 11, на первый вход которого поступают символы третьего Х3 повтора. Далее последние обрабатываются блоком 11 с учетом сигнала "стирания", поступающего на второй вход блока 11, по изложенному алгоритму условия (7), (8). При этом в работе блока 11 из всех возможных состояний одноименных символов двух повторов участвуют только совпавшие символы X1=G2.Upon receipt of the third repetition of the message, the information of the first X 1 and second G 2 repeats, stored respectively in registers 5 and 6, is read to the third and fourth inputs of block 11, the first input of which receives the characters of the third X 3 repeat. Further, the latter are processed by block 11, taking into account the “erase” signal supplied to the second input of block 11, according to the described algorithm of condition (7), (8). Moreover, in the operation of block 11 of all possible states of the same symbols of two repetitions, only coincident symbols X 1 = G 2 are involved.

В том случае, если X1=G2=1 (N=3 табл. 2) и присутствует сигнал "стирание" Θ=1, соответствующий ненадежному символу третьего повторения, то срабатывают элементы И 11-3, 11-15. Сигнал с выхода элемента И 11-15 через ИЛИ 11-24 запретит прохождение символа Х3 через Запрет 11-28 и пройдет через Запрет 11-27, ИЛИ 11-33, И 11-36, 11-39 на выход блока 11.In the event that X 1 = G 2 = 1 (N = 3 of Table 2) and the signal “erase” Θ = 1 is present, which corresponds to the unreliable symbol of the third repetition, then the elements And 11-3, 11-15 are triggered. The signal from the output of AND 11-15 through OR 11-24 will prohibit the passage of the X 3 symbol through Prohibition 11-28 and will go through Prohibition 11-27, OR 11-33, 11-36, 11-39 to the output of block 11.

В том случае, когда X1= G2=0 и Θ=1, то срабатывает цепочка элементов 11-9, 11-14, 11-21, 11-24, 11-28, 11-33, 11-36, 11-39, препятствуя прохождению соответствующего символа Х3 через Запрет 11-28. Вследствие этого, отмеченный стиранием Θ символ третьего повтора становится нулевым.In the case when X 1 = G 2 = 0 and Θ = 1, then the chain of elements 11-9, 11-14, 11-21, 11-24, 11-28, 11-33, 11-36, 11 -39, preventing the passage of the corresponding symbol X 3 through Prohibition 11-28. As a result, the symbol of the third repeat marked by erasing Θ becomes zero.

Скорректированные символы третьего повтора G3 через переключатель 3 записываются в регистр 7, одновременно поступая на первый вход блока 10, на второй и третий входы которого считываются с регистров 5, 6 символы первого X1 и второго G2 повторения, одновременно перезаписываясь в свои регистры через переключатели 1, 2.The corrected characters of the third repeat G 3 through the switch 3 are recorded in register 7, simultaneously entering the first input of block 10, the second and third inputs of which are read from the registers 5, 6 characters of the first X 1 and second G 2 repetition, simultaneously overwriting in their registers through switches 1, 2.

Символы первых трех повторений в блоке 10 проходят через мажоритарный элемент, реализующий критерий 2х3, с выхода которого формируемый результат мажоритарной обработки первого решающего правила (1) выдается на первый выход устройства. Работой всех блоков устройства при приеме символов третьего повтора управляют синхроимпульсы СИ3 (фиг.2). The symbols of the first three repetitions in block 10 pass through a majority element that implements a 2x3 criterion, from the output of which the generated result of majority processing of the first decision rule (1) is issued to the first output of the device. The operation of all blocks of the device upon receipt of the symbols of the third repetition is controlled by SI3 clock pulses (figure 2).

При приеме четвертого повтора происходит считывание символов первых трех повторов с регистров 5-7 (см. табл. 1) с помощью синхроимпульсов СИ4. Считываемые символы поступают на соответствующие входы блока 11, на первый вход которого поступают символы четвертого Х4 повтора. В блоке 11 с учетом сигнала Θ по наиболее надежным одноименным предшествующим символам (см. табл. 2, условие 7) осуществляется коррекция ошибок в символах четвертого повторения G4.When the fourth repetition is received, the characters of the first three repetitions are read from registers 5–7 (see Table 1) using SI4 clock pulses. The readable characters go to the corresponding inputs of block 11, the first input of which receives the characters of the fourth X 4 repeat. In block 11, taking into account the signal Θ according to the most reliable preceding symbols of the same name (see table 2, condition 7), error correction is performed in the symbols of the fourth repetition of G 4 .

Скорректированные символы четвертого повтора G4 через переключатель 4 записываются в регистр 8, одновременно поступая на первый вход решающего блока 10, на третий, четвертый входы которого считываются с регистров 6, 7 символы второго G2 и третьего G3 повторений, скорректированных сигналом Θ, одновременно перезаписываясь через переключатели 2, 3 в свои регистры.The corrected symbols of the fourth repetition of G 4 through the switch 4 are recorded in register 8, simultaneously entering the first input of the decision block 10, the third and fourth inputs of which are read from registers 6, 7, the symbols of the second G 2 and third G 3 repetitions, corrected by the signal Θ, simultaneously overwriting through switches 2, 3 in their registers.

Символы второго, третьего, четвертого повторений в блоке 10 проходят через мажоритарный элемент, реализующий критерий 2х3, формирующий второе (2) решающее правило. Этот результат выдается на выход устройства. Управление работой блоков осуществляется синхроимпульсами СИ4 (фиг.2). The symbols of the second, third, fourth repetitions in block 10 pass through the majority element that implements the 2x3 criterion, which forms the second (2) decision rule. This result is output to the device. Management of the blocks is carried out by SI4 clock pulses (figure 2).

При приеме пятого повтора Х5 формируемые блоком 9 синхроимпульсы СИ3 выталкивают хранимый в регистрах 5-8 результат X1, G2, G3, G4 на соответствующие входы блока исправления стираний 11. На первый вход блока 11 поступают символы Х5 пятого повтора. В блоке 11 с учетом сигнала Θ, поступающего по второму входу с выхода детектора качества 12, по наиболее надежным предшествующим символам (см. табл. 2 условие (7)) осуществляется коррекция ошибок в символах пятого повторения.When receiving the fifth repetition X 5 , the SI3 clock pulses generated by block 9 push the result X 1 , G 2 , G 3 , G 4 stored in registers 5-8 to the corresponding inputs of the erasure correction block 11. The symbols X 5 of the fifth repetition arrive at the first input of block 11. In block 11, taking into account the signal Θ arriving at the second input from the output of the quality detector 12, according to the most reliable previous symbols (see table 2, condition (7)), error correction is performed in the symbols of the fifth repetition.

Скорректированные символы пятого повтора G5 через переключатель 1 записываются в регистр 5, для возможной обработки в следующем цикле, если кадр сообщения имеет большее N>5 число повторов. Одновременно G5 вместе с X1, G2, G3, G4 поступают в решающий блок 10, где реализуется расширенный набор решающих правил (3)÷(6) и выдается на соответствующие выходы устройства. Синхроимпульсы СИ5 управляют работой устройства, на этом шаге N=5.The corrected characters of the fifth repetition of G 5 through switch 1 are recorded in register 5, for possible processing in the next cycle, if the message frame has a larger N> 5 number of repetitions. At the same time, G 5 together with X 1 , G 2 , G 3 , G 4 enter the decision block 10, where an expanded set of decision rules (3) ÷ (6) is implemented and issued to the corresponding outputs of the device. SI5 clocks control the operation of the device, at this step N = 5.

Достоверность достижения цели изобретения подтверждается следующими данными. Если в известном устройстве вероятность искажения единичного символа в итоговой кодовой комбинации оценивается величиной Pэ1 = mР0m, где m - показатель нечетного числа повторов N=2m-1, m=3; P0 - вероятность искажения единичного символа кодовой комбинации, то в предлагаемом устройстве:
Pэ2 ≅ (2m-1)•P m+1 0 •PT,
где PT - вероятность трансформации символа при отсутствии Θ.
В этом случае потери информации можно оценить выражением (В.И. Ключко. Методы и средства защиты информации от ошибок в АСУ. МО СССР, 1980. - 255 с. ):
PП = 1-(1-Pэ)n ≅ n•Pэ.
Тогда, если Р0=10-2 (канал низкого качества), Рт=2•10-2, m=3, то
Рп1=n•(2m-l)•Р0m+1, а Рп2=n•(2m-1)•Р0m+1•PT.
The reliability of achieving the objectives of the invention is confirmed by the following data. If in the known device the probability of distortion of a single symbol in the final code combination is estimated by the value of P e1 = mP 0 m , where m is an indicator of an odd number of repetitions N = 2m-1, m = 3; P 0 - the probability of distortion of a single character code combination, then in the proposed device:
P e2 ≅ (2m-1) • P m + 1 0 • P T ,
where P T is the probability of symbol transformation in the absence of Θ.
In this case, information loss can be estimated by the expression (V.I. Klyuchko. Methods and means of protecting information from errors in ACS. Ministry of Defense of the USSR, 1980. - 255 p.):
P P = 1- (1-P e ) n ≅ n • P e .
Then, if P 0 = 10 -2 (low quality channel), P t = 2 • 10 -2 , m = 3, then
P n1 = n • (2m-l) • P 0 m + 1 , and P n2 = n • (2m-1) • P 0 m + 1 • P T.

Следовательно, потери информации снижаются в

Figure 00000004

Таким образом, при приеме пяти повторений сообщения устройство реализует расширенный набор решающих правил. При этом учет сигнала "стирание" Θ позволяет исправить определенную долю ошибок в повторе по наиболее надежным предшествующим символам, что снижает общее число ошибок в принимаемом сообщении. Это облегчает коррекцию ошибок расширенным набором решающих правил, тем самым повышается помехоустойчивость.Consequently, information loss is reduced in
Figure 00000004

Thus, when receiving five repetitions of a message, the device implements an extended set of decision rules. At the same time, accounting for the “erase” signal Θ allows you to correct a certain proportion of errors in the repeat using the most reliable previous characters, which reduces the total number of errors in the received message. This facilitates error correction with an expanded set of decision rules, thereby improving noise immunity.

Claims (1)

Устройство коррекции ошибок с расширенным набором решающих правил и учетом сигнала стирания, содержащее решающий блок, выходы которого являются выходами устройства, четыре переключателя, выходы которых соединены с информационными входами одноименных регистров сдвига, синхронизатор, тактовый вход которого является тактовым входом устройства, первый-третий выходы синхронизатора соединены соответственно с объединенными первыми управляющими входами первого переключателя и первого регистра сдвига, объединенными первыми управляющими входами второго переключателя и второго регистра сдвига, объединенными первыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока, вторыми управляющими входами первого и второго переключателей, первого и второго регистров сдвига, при этом первый информационный вход решающего блока объединен с первыми информационными входами переключателей, вторые информационные входы которых одновременно связаны с соответствующими входами решающего блока и выходами регистров сдвига, установочные входы которых объединены с установочными входами устройства и установочным входом синхронизатора, четвертый выход которого соответственно соединен с объединенными третьими управляющими входами второго переключателя, второго регистра сдвига, вторыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока и первыми управляющими входами четвертого переключателя и четвертого регистра сдвига, при этом пятый выход синхронизатора одновременно подключен ко вторым управляющим входам четвертого переключателя и четвертого регистра сдвига, третьим управляющим входам третьего, первого переключателей, третьего, первого регистров сдвига, решающего блока и четвертым управляющим входам второго переключателя и второго регистра сдвига, отличающееся тем, что в него введены блок исправления стираний и детектор качества, первый и второй выходы которого соединены соответственно с первым и вторым входами блока исправления стираний, выход которого объединен с первыми информационными входами переключателей и решающего блока, третий - шестой входы блока исправления стираний подключены соответственно к выходам первого - четвертого регистров, седьмой, девятый, одиннадцатый входы блока исправления стираний соответственно связаны с первым, третьим, пятым выходами синхронизатора, а восьмой, десятый входы блока исправления стираний соединены со вторым и четвертым выходами синхронизатора и соответствующими управляющими входами первого переключателя и первого регистра, вход детектора качества является информационным входом устройства. An error correction device with an expanded set of decision rules and taking into account the erase signal, which contains a decision block whose outputs are the device outputs, four switches whose outputs are connected to the information inputs of the shift registers of the same name, a synchronizer, whose clock input is the device’s clock input, the first and third outputs synchronizer connected respectively to the combined first control inputs of the first switch and the first shift register, the combined first control the moves of the second switch and the second shift register, combined by the first control inputs of the third switch, the third shift register, the decision block, the second control inputs of the first and second switches, the first and second shift registers, while the first information input of the decision block is combined with the first information inputs of the switches, the second information inputs of which are simultaneously connected with the corresponding inputs of the decision block and the outputs of the shift registers, the installation inputs of which are combined with the installation inputs of the device and the installation input of the synchronizer, the fourth output of which is respectively connected to the combined third control inputs of the second switch, the second shift register, the second control inputs of the third switch, the third shift register, the decision block and the first control inputs of the fourth switch and the fourth shift register, the fifth synchronizer output is simultaneously connected to the second control inputs of the fourth switch and the fourth the shift register, the third control inputs of the third, first switches, the third, first shift registers, the decision block and the fourth control inputs of the second switch and the second shift register, characterized in that an erasure correction unit and a quality detector are introduced into it, the first and second outputs of which are connected respectively, with the first and second inputs of the erasure correction unit, the output of which is combined with the first information inputs of the switches and the deciding unit, the third and sixth inputs of the correction unit with tyrannies are connected respectively to the outputs of the first to fourth registers, the seventh, ninth, eleventh inputs of the erasure correction unit are respectively connected to the first, third, fifth outputs of the synchronizer, and the eighth, tenth inputs of the erasure correction unit are connected to the second and fourth outputs of the synchronizer and the corresponding control inputs of the first switch and first register, the input of the quality detector is the information input of the device.
RU2001106407/09A 2001-03-06 2001-03-06 Error correction device with extended set of decision rules and erase signal inclusion RU2208907C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2001106407/09A RU2208907C2 (en) 2001-03-06 2001-03-06 Error correction device with extended set of decision rules and erase signal inclusion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2001106407/09A RU2208907C2 (en) 2001-03-06 2001-03-06 Error correction device with extended set of decision rules and erase signal inclusion

Publications (2)

Publication Number Publication Date
RU2001106407A RU2001106407A (en) 2003-05-10
RU2208907C2 true RU2208907C2 (en) 2003-07-20

Family

ID=29209372

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2001106407/09A RU2208907C2 (en) 2001-03-06 2001-03-06 Error correction device with extended set of decision rules and erase signal inclusion

Country Status (1)

Country Link
RU (1) RU2208907C2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2635253C1 (en) * 2016-07-11 2017-11-09 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Modified device for correcting errors
RU210631U1 (en) * 2021-02-25 2022-04-22 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Modified error correction device with an extended set of decision rules and taking into account the adaptive erasure signal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2635253C1 (en) * 2016-07-11 2017-11-09 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Modified device for correcting errors
RU210631U1 (en) * 2021-02-25 2022-04-22 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Modified error correction device with an extended set of decision rules and taking into account the adaptive erasure signal

Similar Documents

Publication Publication Date Title
US5313501A (en) Method and apparatus for deskewing digital data
US9009572B2 (en) Method for adapting the data blocks to be supplied to a turbo coder and corresponding communications apparatus
Starzyk et al. CMOS current mode winner-take-all circuit with both excitatory and inhibitory feedback
Aho et al. Bounds on the size and transmission rate of communications protocols
RU2208907C2 (en) Error correction device with extended set of decision rules and erase signal inclusion
RU2309553C2 (en) Error correcting device with extended set of decision rules and with consideration of adaptive erasure signal
RU2711035C1 (en) Modified error correction device taking into account deletion signal
EP1435696A1 (en) Method for transmitting a digital message and system for carrying out said method
RU2635253C1 (en) Modified device for correcting errors
JPS63195743A (en) Apparatus for detecting error of transition
GB2229610A (en) Pcm communication system
RU2152129C1 (en) Error correction device with extended set of solving algorithms
US3711829A (en) Receiver for data transmission
SU1439750A1 (en) Device for receiving and majority decoding of information
SU1562977A2 (en) Device for reception and majority decoding of information
SU1406803A1 (en) Multichannel device for interfacing subscribers to common trunk line
RU2803318C1 (en) Synchronization device based on matrix processing of recurrent sequence
RU2233038C1 (en) Data transfer control device and multiple access channel
RU2127943C1 (en) Error protective device
SU1640814A1 (en) Errors detection and errors correction device
RU2109405C1 (en) Error detecting and correcting device
SU720775A1 (en) Device for receiving threefold repeated remote control commands
SU1140145A1 (en) Device for reception of information
RU2254675C2 (en) Communication channel simulation method
KR0180306B1 (en) De-punchuring circuit of digital satellite broadcasting receiver

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20040307