RU2187144C2

RU2187144C2 - Quasi-orthogonally opposite signal generator

Info

Publication number: RU2187144C2
Application number: RU99126092A
Authority: RU
Inventors: А.Ф. Лысаковский
Original assignee: Лысаковский Андрей Францевич
Priority date: 1999-12-07
Filing date: 1999-12-07
Publication date: 2002-08-10

Abstract

FIELD: automatic control and computer engineering. SUBSTANCE: device that may be used in communication systems where large sets of complex signals are generated by digital methods has value inversion unit, OR gate, clock generator and module (B + 1) adder, m-bit module B binary counter incorporating overflow output, high- capacitance register with third n-bit data input and output, and high- capacitance memory unit with second n-bit address input. Device provides for generating greater number of signals increased to coding base square L = B² at nonorthogonality R = 1/3 and negligible memory requirement. EFFECT: enlarged functional capabilities. 4 dwg, 2 tbl

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в радиотехнических системах связи с шумоподобными сигналами, применяющих цифровые методы формирования больших систем сложных сигналов [1,2] . При заданной базе кодирования В генерируемые устройством L=B² полярно-манипулированных сигналов с величиной неортогональности R=1/5 могут быть использованы в качестве исходных для синтеза больших систем квазиортогональных фазоманипулированных сигналов (аналогично [4], с.37; [3]) или частотно-фазоманипулированных сигналов.The invention relates to automation and computer technology and can be used in radio communication systems with noise-like signals using digital methods of forming large systems of complex signals [1,2]. For a given encoding base B, ² polar-manipulated signals generated by the L = B device with a nonorthogonality value R = 1/5 can be used as the starting points for the synthesis of large systems of quasi-orthogonal phase-manipulated signals (similar to [4], p.37; [3]) or phase-shifted signals.

Известен ряд устройств [2,5,6], которые могут быть использованы для формирования систем временных сложных сигналов периода Т с величиной неортогональности (максимальным уровнем пика взаимокорреляционной функции) между любой парой сигналов φ_i(t) и φ_j(t)

Для полярно-манипулированных сигналов на основе заданных групповых помехоустойчивых (B, L, d)-кодов с кодовым расстоянием d и мощностью L=2^k кодовых слов величина неортогональности рассчитывается по формуле
R =|(B-2d)/B|. (2)
Как правило (см. [1], с.101-102), системы ортогональных сигналов с R=0 строились на основе (В,L=B,d=B/2)-кодов матриц Адамара. Например, для формирования системы ортогональных сигналов может быть использован генератор функций Уолша [5], содержащий блок памяти и группы сумматоров по модулю два. Недостаток известного устройства [5] заключается в малом объеме системы сигналов L=B, обуславливающий очень низкую относительную скорость передачи информации
r=]log₂L[/B, (3)
где ]х[ - целая часть числа х.A number of devices are known [2,5,6], which can be used to form systems of temporary complex signals of period T with a non-orthogonality value (maximum peak level of the correlation function) between any pair of signals φ _i (t) and φ _j (t)

For polar-manipulated signals based on specified group noise-resistant (B, L, d) codes with a code distance d and a power of L = 2 ^k code words, the value of non-orthogonality is calculated by the formula
R = | (B-2d) / B |. (2)
As a rule (see [1], pp. 101-102), systems of orthogonal signals with R = 0 were constructed on the basis of (B, L = B, d = B / 2) -codes of Hadamard matrices. For example, to generate a system of orthogonal signals, a Walsh function generator [5] can be used, containing a memory block and groups of adders modulo two. A disadvantage of the known device [5] is the small volume of the signal system L = B, which leads to a very low relative speed of information transfer
r =] log ₂ L [/ B, (3)
where] x [is the integer part of x.

В [3] на основе нелинейного кода с большей мощностью вместо строк матрицы Адамара, формируемой по рекуррентному правилу Сильвестра (см.[7], с.53) предложен ансамбль квазиортогональных сигналов с параметрами В=3^m и L=4^m. При приемлемых взаимокорреляционных свойствах R=1/3 недостаток известного ансамбля [3] заключается в малом числе сигналов L<B², обуславливающий малую относительную скорость r=2m/3^m.In [3], on the basis of a nonlinear code with higher power, instead of the rows of the Hadamard matrix formed by the Sylvester recurrence rule (see [7], p. 53), an ensemble of quasi-orthogonal signals with parameters B = 3 ^m and L = 4 ^{m was} proposed. With acceptable cross-correlation properties R = 1/3, the disadvantage of the known ensemble [3] is the small number of signals L <B ² , which leads to a small relative velocity r = 2m / 3 ^m .

На основе кодов Боуза-Чоудхури (см. [2], с.254, табл.6.4) построены в общем виде инвариантные к циклическому сдвигу системы временных фазоманипулированных сигналов с параметрами L=(B+1)², R=0,26 при базах кодирования В= 127 и В=255. Недостаток известных систем сигналов [2], некоторые из которых эквивалентны системам Гольда, заключается в том, что при малых значениях базы кодирования В<100 величина неортогональности между любой парой сигналов составляет R>1/2.Based on the Bowes – Chowdhury codes (see [2], p. 254, Table 6.4), systems of temporary phase-shift keyed signal-invariant systems with parameters L = (B + 1) ² , R = 0.26 for encoding bases B = 127 and B = 255. A disadvantage of the known signal systems [2], some of which are equivalent to Gold systems, is that for small values of the coding base B <100, the value of the nonorthogonality between any pair of signals is R> 1/2.

Наиболее близким к предлагаемому устройству является генератор ортогонально-противоположных сигналов [6], содержащий регистр, тактовый генератор, m-разрядный счетчик по модулю В с первым логическим элементом И признака переполнения (обнуления) счетчика, сумматор по модулю (В-1), где В- число импульсов в формируемом квазиортогонально-противоположенном сигнале, блок памяти, второй логический элемент И, признака единичного сигнала "11...1", логический элемент ИЛИ сборки сигнала, блок инверсии знака, причем одноразрядный и m-разрядный информационные входы регистра являются управляющими входами устройства, а одноразрядный выход регистра соединен с управляющим входом блока инверсии знака, m-разрядный выход регистра соединен поразрядно с входами первого слагаемого сумматора и с входами второго элемента И, выход второго элемента И соединен с первым входом элемента ИЛИ, счетный вход счетчика соединен с выходом тактового генератора, информационный выход счетчика соединен поразрядно с входами второго слагаемого сумматора и с входами первого элемента И переполнения счетчика, выход первого элемента И соединен с управляющим входом записи регистра и с вторым входом элемента ИЛИ, m-разрядный вход блока памяти поразрядно соединен с выходом суммы сумматора, выход блока памяти соединен с третьим входом логического элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом блока инверсии знака, выход блока инверсии знака является выходом устройства. Closest to the proposed device is an orthogonally opposite signal generator [6], comprising a register, a clock, an m-bit counter modulo B with a first logical element AND of a sign of overflow (zeroing) the counter, an adder modulo (B-1), where B is the number of pulses in the generated quasi-orthogonal opposite signal, a memory block, a second logical element AND, a sign of a single signal "11 ... 1", a logical element OR signal assembly, a sign inversion unit, with one-bit and m-bit information the register inputs are the control inputs of the device, and the single-bit register output is connected to the control input of the sign inversion unit, the m-bit register output is connected bitwise to the inputs of the first term of the adder and to the inputs of the second AND element, the output of the second AND element is connected to the first input of the OR element, the counter counter input is connected to the output of the clock generator, the counter information output is connected bitwise to the inputs of the second term of the adder and to the inputs of the first counter overflow element AND, the output is not the first AND element is connected to the control input of the register entry and to the second input of the OR element, the m-bit input of the memory block is bitwise connected to the output of the sum of the adder, the output of the memory block is connected to the third input of the logical element OR, the output of the OR element is connected to the information input of the sign inversion unit , the output of the sign inversion block is the output of the device.

Недостаток известного генератора ортогонально-противоположных сигналов [6] заключается в малом объеме формируемой системы сигналов L=2В, обуславливающий низкую относительную скорость r=(m+1)/2^m.A disadvantage of the known generator of orthogonally opposite signals [6] is the small volume of the generated signal system L = 2B, which causes a low relative speed r = (m + 1) / 2 ^m .

Решаемая задача - расширение функциональных возможностей устройства путем увеличения числа генерируемых сигналов квазиортогонально-противоположной системы L=B² при приемлемой величине неортогональности R=1/3 и незначительном объеме используемой памяти.The problem to be solved is the expansion of the device’s functionality by increasing the number of generated signals of the quasi-orthogonal-opposite system L = B ² with an acceptable value of non-orthogonality R = 1/3 and a small amount of memory used.

Поставленная задача достигается тем, что в устройство, содержащее регистр, блок инверсии знака, блок памяти, элемент ИЛИ, тактовый генератор, m-разрядный двоичный счетчик по модулю В и сумматор по модулю (В-1), где В - число импульсов в формируемом квазиортогонально-противоположном сигнале, причем первый одноразрядный и второй m-разрядный информационные входы регистра служат двумя управляющими входами устройства, первый одноразрядной выход регистра соединен с управляющим входом блока инверсии знака, второй m-разрядный выход регистра и информационный выход m-разрядного двоичного счетчика по модулю В поразрядно соединены соответственно с m-разрядными входами первого и второго слагаемых сумматора по модулю (В-1), m-разрядный выход суммы сумматора по модулю (В-1) поразрядно соединен с m-разрядным адресным входом блока памяти, выход блока памяти соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом блока инверсии знака, выход блока инверсии знака служит выходом устройства, а счетный вход m-разрядного двоичного счетчика по модулю В соединен с выходом тактового генератора, отличающийся тем, что m-разрядный двоичный счетчик по модулю В выполнен с выходом переполнения, регистр выполнен увеличенной емкости с третьими n-разрядными информационными входом и выходом, блок памяти выполнен увеличенной емкостью с n-разрядным вторым адресным входом, причем выход переполнения m-разрядного двоичного счетчика по модулю В соединен с вторым входом элемента ИЛИ и с управляющим входом записи регистра, третий n-разрядный информационный выход регистра соединен поразрядно с вторым n-разрядным адресным входом блока памяти, а третий n-разрядный информационный вход регистра служит третьим управляющим входом устройства. The problem is achieved in that in a device containing a register, a sign inversion unit, a memory unit, an OR element, a clock generator, an m-bit binary counter modulo B and an adder modulo (B-1), where B is the number of pulses in the generated quasi-orthogonal opposite signal, the first one-bit and second m-bit information inputs of the register serve as two control inputs of the device, the first one-bit output of the register is connected to the control input of the sign inversion unit, the second m-bit output of the register and info the output of the m-bit binary counter modulo B is bitwise connected respectively to the m-bit inputs of the first and second terms of the adder modulo (B-1), the m-bit output of the sum of the adder modulo (B-1) is bitwise connected to m-bit address input of the memory block, the output of the memory block is connected to the first input of the OR element, the output of the OR element is connected to the information input of the sign inversion block, the output of the sign inversion block serves as the output of the device, and the counting input of the m-bit binary counter modulo B is connected to the output a clock house, characterized in that the m-bit binary counter modulo B is configured with an overflow output, the register is made of increased capacity with third n-bit information input and output, the memory block is made of increased capacity with an n-bit second address input, and the output the overflow of the m-bit binary counter modulo B is connected to the second input of the OR element and to the control input of the register entry, the third n-bit information output of the register is connected bitwise to the second n-bit address the input of the memory unit, and the third n-bit information input of the register serves as the third control input of the device.

В предлагаемом устройстве в качестве двоичных кодовых последовательностей системы квазиортогонально-противоположных сигналов используются кодовые слова двоичного нелинейного (12,144,4)-кода, исправляющего одну ошибку. Для системы сигналов с параметрами В=12, L=B2=144, R=1/3 132 кодовых слова группового (12,144,4)-кода задаются в виде блоков комбинаторной схемы Штейнера S(5,6,12) (см.[7], 2.7, с.78-79, теорема 30). 12 добавочных кодовых слов (см.[7], рис.2.16) состоят из 6 кодовых слов веса "2" с кодовым расстоянием d= 4 и им противоположных (инверсных, дополненных по модулю два). Для уменьшения объема используемой памяти в предлагаемом устройстве применяется циклическая комбинаторная схема Штейнера S(5,6,12) (см.[8], с. 83, табл. 3.18, схема сверху 3), задаваемая базовыми блоками:
(∞,0,1,2,6,9), (∞,0,1,2,3,5), (∞,0,1,2,7,8), (4)
(∞,0,1,3,4,7), (∞,0,1,3,6,8), (∞,0,1,5,7,9) все по mod II,
и им противоположными (инверсными) в двоичном представлении:
(3,4,5,7,8,10), (4,6,7,8,9,10), (3,4,5,6,9,10), (5)
(2,5,6,8,9,10), (2,4,5,7,9,10), (2,3,4,6,8,10) все по mod II.In the proposed device, the code words of a binary nonlinear (12,144,4) code correcting one error are used as binary code sequences of a system of quasi-orthogonal-opposite signals. For a system of signals with parameters B = 12, L = B2 = 144, R = 1/3 132 code words of the group (12,144,4) -code are set in the form of blocks of the Steiner combinatorial circuit S (5,6,12) (see [ 7], 2.7, pp. 78-79, Theorem 30). 12 additional codewords (see [7], Fig. 2.16) consist of 6 codewords of weight "2" with a code distance of d = 4 and their opposite (inverse, complemented modulo two). To reduce the amount of memory used in the proposed device, a Steiner cyclic combinatorial circuit S (5,6,12) is used (see [8], p. 83, table 3.18, the diagram from above 3) defined by the basic blocks:
(∞, 0,1,2,6,9), (∞, 0,1,2,3,5), (∞, 0,1,2,7,8), (4)
(∞, 0,1,3,4,7), (∞, 0,1,3,6,8), (∞, 0,1,5,7,9) all according to mod II,
and their opposite (inverse) in binary representation:
(3,4,5,7,8,10,10), (4,6,7,8,9,10), (3,4,5,6,9,10), (5)
(2,5,6,8,9,10), (2,4,5,7,9,10), (2,3,4,6,8,10) all according to mod II.

В устройстве в качестве шести добавочных кодовых последовательностей веса "2" используется базовый блок:
(0,6) mod 12 периода 6, (6)
и используется шесть им противоположных кодовых слов веса "10":
(1,2,3,4,5,7,8,9,10,11) mod 12 периода 6. (7)
Существенное отличие предлагаемого устройства от известного описания [7] (12,144,4)-кода заключается в том, что применение циклической t-схемы Штейнера позволяет хранить в блоке памяти только базовые кодовые последовательности, относительно которых остальные сигналы могут быть вычислены в реальном масштабе времени при помощи сумматора по модулю (В-1). В сравнении с прототипом [6] предлагаемое устройство позволяет генерировать ортогонально-противоположную систему сигналов на основе базового блока комбинаторной 3-схемы Адамара, а для увеличения общего числа сигналов квазиортогонально-противоположной системы вместо двух добавочных кодовых последовательностей единичного "11. ..1" и нулевого "00...0" сигналов в устройстве используется 12 добавочных кодовых последовательностей веса "2" и "10". В сравнении с рекуррентным правилом построения квазиортогонального ансамбля сигналов [3] предлагаемое устройство при одинаковых взаимокорреляционных свойствах R=1/3 позволяет увеличить объем системы сигналов до значения квадрата базы кодирования L=B². По сравнению с системами временных фазоманипулированных сигналов объемом L=(B+1)² на основе кодов Боуза-Чоудхури [2] с базой кодирования В= 31, В=63 и величиной неортогональности R>0,5 предлагаемое устройство позволяет генерировать систему сигналов объемом L=B² с лучшими взаимокорреляционными свойствами R=1/3. Таким образом, предлагаемое устройство существенно отличается от известных (2,3,6,7]. Варианты реализации генератора квазиортогональных сигналов рассматривались в неопубликованных материалах заявки [9,10].The device uses six basic code blocks of weight "2" as the base unit:
(0.6) mod 12 period 6, (6)
and six opposite codewords of weight "10" are used:
(1,2,3,4,5,7,8,9,10,11) mod 12 period 6. (7)
A significant difference between the proposed device and the well-known description [7] (12,144,4) -code lies in the fact that the use of the Steiner cyclic t-circuit allows only basic code sequences to be stored in the memory unit, with respect to which the remaining signals can be calculated in real time with help adder modulo (B-1). Compared with the prototype [6], the proposed device allows to generate an orthogonal-opposite signal system based on the base unit of a combinatorial 3-Hadamard circuit, and to increase the total number of signals of a quasi-orthogonal-opposite system instead of two additional code sequences of the unit "11. ..1" and zero "00 ... 0" signals in the device, 12 additional code sequences of weight "2" and "10" are used. Compared with the recurrence rule for constructing a quasi-orthogonal ensemble of signals [3], the proposed device with the same cross-correlation properties R = 1/3 allows to increase the volume of the signal system to the value of the square of the coding base L = B ² . Compared with the systems of temporary phase-shift keyed signals of volume L = (B + 1) ² based on the Bose-Chowdhury codes [2] with the coding base B = 31, B = 63 and the non-orthogonality value R> 0.5, the proposed device allows generating a signal system with volume L = B ² with the best inter-correlation properties R = 1/3. Thus, the proposed device is significantly different from the known ones (2,3,6,7]. Implementation options for the generator of quasi-orthogonal signals were considered in unpublished materials of the application [9,10].

Функциональная схема генератора квазиортогонально-противоположных сигналов представлена на фиг.1, на фиг.2 - временные диаграммы работы устройства, на фиг.3 - вид 22-х из 144-х генерируемых сигналов. Базовые кодовые последовательности (12,144,4)-кода, записанные в блок памяти, представлены в табл. 1. Работа генератора характеризуется табл.2. The functional diagram of the generator of quasi-orthogonal-opposite signals is presented in figure 1, figure 2 is a timing diagram of the operation of the device, figure 3 is a view of 22 of the 144 generated signals. The basic code sequences of the (12,144,4) code recorded in the memory unit are presented in Table. 1. The operation of the generator is characterized by table.2.

Генератор квазиортогонально-противоположных сигналов содержит регистр 1 составного номера сигнала (У1, У2, У3), блок 2 инверсии знака, m-разрядный двоичный счетчик 3 по модулю В, сумматор 4 по модулю (В-1), блок 5 памяти, логический элемент ИЛИ 6 сборки сигнала, тактовый генератор 7, причем одноразрядный информационный вход У1 регистра 1 является входом инверсии полярно-манипулированных сигналов квазиортогональной системы на противоположное значение, n-разрядный У2 и m-разрядный У3 информационные входы регистра 1 являются соответственно входами выбора базовой кодовой последовательности сигнала и ее циклического смещения (фазового сдвига У3=0,Т-2), а одноразрядный выход регистра 1 соединен с управляющим входом блока 2 инверсии знака, m-разрядный выход регистра 1 и информационный выход счетчика 3 поразрядно соединены соответственно с входами первого и второго слагаемых сумматора 4, m-разрядный выход суммы сумматора и n-разрядный выход регистра 1 поразрядно соединены с соответствующими группами адресных входов блока 5 памяти, выход блока 5 памяти соединен с первым входом логического элемента ИЛИ 6, счетный вход счетчика 3 соединен с выходом тактового генератора 1, выход переполнения счетчика 3 соединен с управляющим входом записи регистра 1 и с вторым входом элемента ИЛИ 6, выход элемента ИЛИ 6 соединен с информационным входом блока 2 инверсии знака, выход блока 2 инверсии знака является выходом устройства. The generator of quasi-orthogonal opposite signals contains register 1 of the composite signal number (U1, U2, U3), a sign inversion unit 2, an m-bit binary counter 3 modulo B, an adder 4 modulo (B-1), a memory unit 5, a logic element OR 6 signal assembly, clock 7, and the single-bit information input U1 of register 1 is the inverse of the polar-manipulated signals of the quasi-orthogonal system to the opposite value, the n-bit U2 and m-bit Y3 information inputs of register 1 are respectively inputs ora of the basic code sequence of the signal and its cyclic shift (phase shift Y3 = 0, T-2), and the single-bit output of register 1 is connected to the control input of block 2 of the sign inversion, the m-bit output of register 1 and the information output of counter 3 are bitwise connected to the inputs of the first and second terms of the adder 4, the m-bit output of the sum of the adder and the n-bit output of register 1 are bitwise connected to the corresponding groups of address inputs of the memory unit 5, the output of the memory unit 5 is connected to the first input of the logic element OR 6, the counter counter 3 input is connected to the output of the clock 1, the counter 3 overflow output is connected to the control input of the register 1 and the second input of the OR 6 element, the output of the OR 6 element is connected to the information input of the sign inversion block 2, block 2 output sign inversion is the output of the device.

Входной регистр 1 предназначен для приема и хранения цифровых кодов составного номера (У1, У2, У3) на весь период времени формирования сложного сигнала:
- код У1∈(0,1} определяет вид полярно-манипулированного сигнала в прямом или противоположном коде;
код У2∈{ 0,1,....,7} осуществляет выбор одной из 8 базовых двоичных кодовых последовательностей (12,144,4)-кода, записанных в блок 5 памяти;
- код У3∈{0,1,....,10} при m=4 и В=12, поступающие на второй вход регистра 1, задает номер бита в выбранной базовой кодовой последовательности, начиная с которого циклически считывается двоичный код из блока 5 памяти. Прием двоичного кода с входной шины устройства осуществляется под воздействием логического уровня "1", поступающего на управляющий (синхронизирующий) вход записи регистра 1. Смена информации на выходной шине регистра 1 происходит по отрицательному перепаду на управляющем входе записи, то есть в начале каждого периода. При наличии на управляющем входе записи логического уровня "0" регистр 1 осуществляет хранение принятой информации на все время Т генерирования сложного сигнала.The input register 1 is designed to receive and store digital codes of a composite number (U1, U2, U3) for the entire period of time the formation of a complex signal:
- the code U1∈ (0,1} determines the type of polar-manipulated signal in the direct or opposite code;
code U2∈ {0,1, ...., 7} selects one of 8 basic binary code sequences (12,144,4) -code recorded in memory unit 5;
- code U3∈ {0,1, ...., 10} with m = 4 and B = 12, received at the second input of register 1, sets the bit number in the selected base code sequence, starting from which the binary code from the block is cyclically read 5 memories. Reception of the binary code from the input bus of the device is carried out under the influence of the logic level "1", which is supplied to the control (synchronizing) input of the register 1 record. Information on the output bus of the register 1 is changed due to a negative difference at the control input of the record, that is, at the beginning of each period. If there is a logical level entry “0” at the control input, register 1 stores the received information for the entire time T of generating a complex signal.

Блок 2 инверсии знака позволяет получить выходной сигнал в прямом или противоположном коде в зависимости от управляющего логического уровня на одноразрядном выходе регистра 1. Кроме того, в функции блока 2 переход от логических уровней "0","1" к аналоговым значениям "+1", "-1". Block 2 inversion of the sign allows you to get the output signal in direct or opposite code depending on the control logic level at the single-bit output of register 1. In addition, in the function of block 2, the transition from logic levels "0", "1" to analog values "+1" , "-1".

Счетчик 3, подсчитывающий тактовые импульсы от генератора 7, задает период Т=2Т_иВ квазиортогонально-противоположных сигналов. В конце каждого периода по логическому состоянию "1011" счетчика 3 вырабатывается логический уровень "1" на выходе переполнения (обнуления) счетчика 3. Этот сигнал управляет приемом входной информации в регистр 1, причем запись осуществляется в начале каждого периода.The counter 3, counting clock pulses from the generator 7, sets the period T = 2T _and B of quasi-orthogonal opposite signals. At the end of each period, according to the logical state "1011" of counter 3, a logical level "1" is generated at the output of the overflow (zeroing) of counter 3. This signal controls the reception of input information in register 1, and recording is performed at the beginning of each period.

Сумматор 4 по модулю (B-1) из текущих состояний счетчика 3 по модулю и постоянного (в течение периода Т) смещения, заданного с m-разрядного выхода регистра 1, вырабатывает цикл адресов считывания битов в базовой кодовой последовательности из блока 5 памяти. An adder 4 modulo (B-1) from the current states of the counter 3 modulo and a constant (during the period T) offset specified from the m-bit output of register 1 generates a cycle of read addresses in the base code sequence from block 5 of the memory.

В блок 5 памяти записаны двоичные кодовые последовательности базовых блоков циклической комбинаторной схемы Штейнера S(5,6,12), представленные в первых шести строках табл.1, и две базовых двоичных кодовых последовательности для формирования 12 добавочных сигналов квазиортогонально-противоположной системы, состоящей всего из 144 сигналов с величиной неортогональности R=1/3. The memory block 5 contains binary code sequences of the basic blocks of the Steiner cyclic combinatorial circuit S (5,6,12), presented in the first six lines of Table 1, and two basic binary code sequences for generating 12 additional signals of the quasi-orthogonal-opposite system, which consists of out of 144 signals with a nonorthogonality value R = 1/3.

Элемент ИЛИ 6 выполняет функцию логической сборки сигналов, объединяя в одну кодовую последовательность (В-1) бит с выхода блока 5 памяти и логический уровень "1" с выхода переполнения счетчика 3 в конце каждого периода Т. The OR element 6 performs the function of a logical signal assembly, combining in one code sequence (B-1) the bits from the output of the memory unit 5 and the logic level "1" from the output of the counter overflow 3 at the end of each period T.

Генератор квазиортогонально-противоположных сигналов работает следующим образом. The generator of quasi-orthogonal-opposite signals operates as follows.

При включении источника питания (на фиг.1 не показано) подается импульс на установку в логическое состояние "1011" счетчика 3 по модулю В=12 и на установку в единичное состояние двухтактных D-триггеров входного регистра 1, поэтому с одноразрядного выхода регистра 1 логический уровень "1" поступает на управляющий вход блока 2 инверсии знака. С выхода переполнения счетчика 3 логический уровень "1" поступает на управляющий вход регистра 1, переводя его в режим приема (n+m+1)-разрядного цифрового кода номера сигнала, и через элемент ИЛИ 6 на информационный вход блока 2 инверсии знака, поэтому на выходе устройства устанавливается положительный потенциал единичной амплитуды "+1". When the power source is turned on (not shown in Fig. 1), a pulse is applied to set the counter 3 in the logical state "1011" modulo B = 12 and to set the push-pull D-flip-flops of input register 1 to the single state, therefore, from a single-bit output of register 1, the logic level "1" is supplied to the control input of the sign inversion block 2. From the output of counter overflow 3, the logic level "1" is supplied to the control input of register 1, transferring it to the reception mode of the (n + m + 1) -bit digital code of the signal number, and through the OR element 6 to the information input of the sign inversion unit 2, therefore at the output of the device, a positive potential of unit amplitude "+1" is established.

Тактовый генератор 7 начинает вырабатывать импульсы с периодом следования Т_и, -которые поступают на счетный вход двоичного счетчика 3. По окончании первого тактового импульса счетчик 3 из состояния (В-1) переходит в нулевое состояние, при этом логический уровень "0" с выхода обнуления счетчика 3 поступает на управляющий вход регистра 1, переводя его в режим хранения входного кода составного номера (У1,У2,У3) на все время Т=ВТ_и генерирования сложного сигнала. Логический уровень "0" или "1" в соответствии входным кодом У1 с одноразрядного выхода регистра 1 поступает на управляющий вход блока 2 инверсии знака для генерирования полярно-манипулированного сигнала квазиортогональной системы в прямом или противоположном (инверсном) коде. С n-разрядного выхода регистра 1 на соответствующую группу адресных входов блока 5 памяти поступает двоичный код У2∈{0,1,....,7}, в соответствии со значением которого осуществляется выбор одной из строк матричного блока 5 памяти, то есть осуществляется выбор одной из 8 двоичных базовых кодовых последовательностей (12,144,4)-кода. С m-разрядного выхода регистра 1 на вход первого слагаемого сумматора 4 по модулю (В-1) поступает двоичный код У3∈{ 0,1, ...,10}, в соответствии со значением которого на все время генерирования квазиортогонального сигнала задается постоянное смещение-номер бита в выбранной базовой кодовой последовательности.The clock generator 7 begins to generate pulses with a repetition period T _and , which arrive at the counting input of the binary counter 3. At the end of the first clock pulse, the counter 3 from state (B-1) goes into the zero state, while the logic level "0" from the output resetting the counter 3 goes to the control input of register 1, transferring it to the storage mode of the input code of the composite number (U1, U2, U3) for the whole time T = VT _and generating a complex signal. Logical level "0" or "1" in accordance with the input code U1 from the single-bit output of register 1 is fed to the control input of the sign inversion unit 2 to generate a polar-manipulated signal of the quasi-orthogonal system in the direct or opposite (inverse) code. From the n-bit output of register 1, the binary code U2∈ {0,1, ...., 7} is supplied to the corresponding group of address inputs of the memory block 5, in accordance with the value of which one of the rows of the matrix memory block 5 is selected, that is one of 8 binary base code sequences (12,144,4) -code is selected. From the m-bit output of register 1, the binary code U3∈ {0,1, ..., 10} is supplied to the input of the first term of the adder 4 modulo (B-1), in accordance with the value of which the constant is set for the entire time the quasi-orthogonal signal is generated offset-bit number in the selected base code sequence.

Под воздействием каждого тактового импульса счетчик 3 из состояния α-1 переходит в состояние α, цифровой код которого поступает на вход второго слагаемого сумматора 4. С выхода сумматора 4 вычисленная сумма
h = (У3+α)mod(B-1) (8)
поступает на соответствующую группу m адресных входов блока 5 памяти. По порядковому номеру h осуществляется выбор столбца в матричном блоке 5 памяти. Значение бита, находящегося на пересечении У2-й строки и h-го столбца поступает через элемент ИЛИ 6 на информационный вход блока 2 инверсии знака. Таким образом, под воздействием (В-1) тактовых импульсов происходит последовательное циклическое считывание всех (В-1) бит предварительно выбранной по коду У2 двоичной кодовой последовательности, начиная с бита по порядковому номеру У3 и заканчивая битом по порядковому номеру (У3-1) по mod(B-1).Under the influence of each clock pulse, counter 3 transfers from state α-1 to state α, the digital code of which goes to the input of the second term of adder 4. From the output of adder 4, the calculated sum
h = (V3 + α) mod (B-1) (8)
arrives at the corresponding group m of address inputs of memory block 5. By the serial number h, a column is selected in the matrix block 5 of the memory. The value of the bit located at the intersection of the U2th row and the hth column is supplied through the OR 6 element to the information input of the sign inversion block 2. Thus, under the influence of (B-1) clock pulses, a sequential cyclic reading of all (B-1) bits of a binary code sequence pre-selected using code U2 occurs, starting with a bit at serial number U3 and ending with a bit at serial number (U3-1) by mod (B-1).

При переходе счетчика 3 в состояние (В-1) логический уровень "1" с выхода переполнения счетчика 3 поступает на управляющий вход записи регистра 1 и через элемент ИЛИ 6 на информационный вход блока 2 инверсии знака. В зависимости от значения бита "0" или "1" на управляющем входе блока 2, на выходе устройства на время Т устанавливается уровень напряжения единичной амплитуды отрицательной "-1" или положительной "+1" полярности соответственно. Входной регистр 1 переходит в режим приема нового (n+m+1)-раз рядного двоичного кода - номера квазиортогонально-противоположного сигнала. Под воздействием следующих синхроимпульсов цикл работы устройства повторяется. When the counter 3 switches to the state (B-1), the logic level "1" from the overflow output of the counter 3 goes to the control input of the register 1 record and through the OR element 6 to the information input of the sign inversion block 2. Depending on the value of the bit "0" or "1" at the control input of unit 2, the voltage level of a unit amplitude of negative "-1" or positive "+1" polarity is set at the output of the device at time T, respectively. Input register 1 goes into the reception mode of a new (n + m + 1) -bit binary code - the number of the quasi-orthogonal-opposite signal. Under the influence of the following clock pulses, the cycle of the device is repeated.

На временных диаграммах работы устройства (фиг.2) показано, что счетчик 3 по модулю В (диаграммы сверху 10,11,...,13) осуществляет деление частоты следования тактовых импульсов, поступающих на его счетный вход с выхода тактового генератора 7 (диаграмма 9). Если счетчик 3 переходит в состояние (В-1), то на его выходе переполнения устанавливается логический уровень "1" (диаграмма 14), и регистр 1 осуществляет прием с входной восьмиразрядной шины устройства двоичных цифровых кодов У1,У2,У3 (диаграммы 1,2,...,8). По окончании следующего тактового импульса счетчик 3 переходит в нулевое состояние, на его выходе переполнения устанавливается логический уровень "0", и регистр 1 переходит в режим хранения входных кодов У1,У2,У3 на все время Т генерирования сложного сигнала (диаграммы 15,16,....,22). За время Т на входах регистра 1 подготавливаются новые цифровые коды У1,У2,У3 (диаграммы 1,2,...,8). В процессе формирования сложного сигнала на выход элемента ИЛИ 6 (диаграмма 24) логический уровень "1" поступает с выхода блока 5 памяти (диаграмма 23) и с выхода переполнения счетчика 3 (диаграмма 14). В зависимости от выходного сигнала элемента ИЛИ 6 (диаграмма 24) и от выходного сигнала одноразрядного выхода регистра 1 (диаграмма 15) формируется выходной полярно-манипулированный сигнал генератора (диаграмма 25) в прямом или противоположном коде. On the time diagrams of the operation of the device (Fig. 2) it is shown that the counter 3 modulo B (diagrams from above 10.11, ..., 13) divides the repetition rate of clock pulses arriving at its counter input from the output of the clock generator 7 (diagram 9). If counter 3 goes into state (B-1), then its overflow output sets logic level “1” (diagram 14), and register 1 receives binary digital codes U1, U2, U3 from the eight-bit input bus of the device (diagram 1, 2, ..., 8). At the end of the next clock pulse, counter 3 goes to zero, at its overflow output the logic level is set to “0”, and register 1 goes into the storage mode of input codes U1, U2, U3 for the whole time T of generating a complex signal (diagrams 15.16, ...., 22). During time T, new digital codes U1, U2, U3 are prepared at the inputs of register 1 (diagrams 1,2, ..., 8). In the process of forming a complex signal to the output of the OR 6 element (diagram 24), the logic level "1" comes from the output of the memory unit 5 (diagram 23) and from the overflow output of the counter 3 (diagram 14). Depending on the output signal of the OR element 6 (diagram 24) and on the output signal of the single-bit output of register 1 (diagram 15), the output polar-manipulated generator signal (diagram 25) is generated in the direct or opposite code.

В табл.2 символы "+" и "-" обозначают импульсы единичной амплитуды положительной и отрицательной полярности соответственно. В зависимости от 8 бит входного кода (У1,У2,У3) (в табл.2 колонки с 2-й по 9-ю) генерируется 1 из 144 двенадцатиимпульсных полярно-манипулированных сигналов (в табл.2 колонки с 10-й по 21-ю). Аналогично прототипу [6] предлагаемое устройство позволяет генерировать относительно базовой двоичной кодовой последовательности 3-схемы Адамара, записанной в первой строке табл.1, ортогонально-противоположные сигналы, представленные на фиг.3 и в первых 22-х строках табл.2. В табл. 2 первые одиннадцать сигналов φ_i(t), φ_j(t) (фиг.3(А)) образуют ортогональную систему, так как в соответствии с формулой (1) R=0. Вторые одиннадцать сигналов ψ_i(t), ψ_j(t) (фиг. 3 (Б), в табл.2 строки; 12,13,..,22) также образуют ортогональную систему с R=0. Сигналы φ_i(t) и ψ_i(t) противоположны при

Квазиортогональную систему с величиной неортогональности R=1/3 образуют 66 полярно -манипулированных сигналов на основе комбинаторной циклической схемы Штейнера S(4,5,11) (в табл.2 строки 1,2,..,11; 23,24,..,33; 43,44,..,55; 67,68,..,77; 89,90,..,99; 111,112,..,121) и 6 добавочных сигналов (в табл.2 строки 133,134,..,137; 143).In Table 2, the symbols "+" and "-" denote pulses of unit amplitude of positive and negative polarity, respectively. Depending on the 8 bits of the input code (U1, U2, U3) (in Table 2, columns 2 through 9), 1 out of 144 twelve-pulse polar-manipulated signals is generated (in Table 2, columns 10 through 21 -Yu). Similarly to the prototype [6], the proposed device allows you to generate relatively orthogonal-opposite signals shown in figure 3 and in the first 22 rows of table 2 relative to the basic binary code sequence of the Hadamard 3-scheme, recorded in the first row of table 1. In the table. 2, the first eleven signals φ _i (t), φ _j (t) (Fig. 3 (A)) form an orthogonal system, since in accordance with formula (1) R = 0. The second eleven signals ψ _i (t), ψ _j (t) (Fig. 3 (B), in Table 2 lines; 12,13, .., 22) also form an orthogonal system with R = 0. The signals φ _i (t) and ψ _i (t) are opposite for

A quasi-orthogonal system with a non-orthogonality value R = 1/3 is formed by 66 polar-manipulated signals based on the Steiner combinatorial cyclic scheme S (4,5,11) (in table 2

lines

1,2, .., 11; 23,24 ,. ., 33; 43.44, .., 55; 67.68, .., 77; 89.90, .., 99; 111.112, .., 121) and 6 additional signals (in Table 2, lines 133.134, .., 137; 143).

Преимущество предлагаемого устройства по сравнению с описанным в [3] рекуррентным правилом построения квазиортогональных сигналов заключается в большем объеме L системы сигналов при одинаковых максимальных уровнях пика взаимокорреляционной функции R=1 /3 и более чем в два раза меньшей базе кодирования В. Например, в [3](см.с.69) приведен ансамбль квазиортогональных сигналов с параметрами В=27, L=64 и R=1/3. Предлагаемое устройство при меньшей базе кодирования В (12 вместо 27) и при одинаковой величине неортогональности генерирует с учетом противоположных более чем в два раза больше сигналов L (144 вместо 64), что повышает относительную скорость передачи информации r в соответствии с выражением (4) от 0,22 до 0,58. The advantage of the proposed device in comparison with the recurrence rule for constructing quasi-orthogonal signals described in [3] lies in a larger volume L of the signal system at the same maximum peak levels of the cross-correlation function R = 1/3 and more than half the encoding base B. For example, in [ 3] (see p. 69) an ensemble of quasi-orthogonal signals with parameters B = 27, L = 64 and R = 1/3 is given. The proposed device, with a smaller coding base B (12 instead of 27) and with the same value of non-orthogonality, generates, taking into account the opposite, more than twice as many L signals (144 instead of 64), which increases the relative information transfer rate r in accordance with expression (4) from 0.22 to 0.58.

Кроме того, предлагаемое устройство может использоваться в двух режимах эксплуатации. В режиме передачи информации со скоростью r=0,58 квазиортогонально-противоположными сигналами с величиной неортогональности R=1/3, и аналогично прототипу [6] в режиме передачи информации, для сильнозашумленных каналов связи со скоростью r=1/3 ортогонально-противоположными сигналами с R=0. In addition, the proposed device can be used in two modes of operation. In the information transfer mode with a speed r = 0.58 of quasi-orthogonal opposite signals with a nonorthogonality value R = 1/3, and similarly to the prototype [6] in the information transfer mode, for highly noisy communication channels with a speed of r = 1/3 orthogonally opposite signals with R = 0.

Аналогично [3] на основе предлагаемого устройства могут быть построены системы сигналов с параметрами L=B, R=1/3 при базе кодирования В=12^m и r= 7m/12^m, где m- целое число.Similarly [3], based on the proposed device, signal systems with parameters L = B, R = 1/3 can be constructed with the encoding base B = 12 ^m and r = 7m / 12 ^m , where m is an integer.

Источники информации
1. Варакин Л.Е. Системы связи с шумоподобными сигналами. - М.: Радио и связь, 1985.- 383 с.Sources of information
1. Varakin L.E. Communication systems with noise-like signals. - M .: Radio and communications, 1985.- 383 p.

2. Системы подвижной радиосвязи / И.М. Пышкин, И.И. Дежурный, В.Н. Талызин, Г.Д. Чвилев; Под ред. И.М. Пышкина.- М.: Радио и связь, 1986.- 328 с. 2. Mobile radio communication systems / I.M. Pyshkin, I.I. Duty, V.N. Talyzin, G.D. Chvilev; Ed. THEM. Pyshkina.- M.: Radio and Communications, 1986.- 328 p.

3. Моисеева Г. Г. Построение больших производных систем ФМ сигналов // Электросвязь, 1977, 6, с. 67-72. 3. Moiseeva G. G. Construction of large derivatives of FM signal systems // Telecommunication, 1977, 6, p. 67-72.

4. Портной С. Л. , Тузков А.Е., Щаев О.И. Зарубежная радиоэлектроника, 1968, 1 с. 26-43. 4. Tailor S. L., Tuzkov A.E., Schaev O.I. Foreign electronics, 1968, 1 p. 26-43.

5. Чеголин П.М., Садыков Р.Х., Шаренков А.В., Золотой С.А. Генератор функций Уолша / Авторское свидетельство СССР 1324018, МКИ G 06 F 1/02. 5. Chegolin P.M., Sadykov R.Kh., Sharenkov A.V., Zolotoy S.A. Generator of Walsh functions / USSR Author's Certificate 1324018, MKI G 06 F 1/02.

6. Гриченко Н. И., Лысаковский А.Ф., Шевчук П.С. Генератор ортогонально-противоположных сигналов / Авторское свидетельство СССР 1697071 A1, МКИ G 06 F 1/02. 6. Grichenko N.I., Lysakovsky A.F., Shevchuk P.S. Orthogonal-opposite signal generator / USSR author's certificate 1697071 A1, MKI G 06 F 1/02.

7. Мак-Вильямс У.Д, Слоэн Н.Дж.А. Теория кодов, исправлящих ошибки.- М.: Связь, 1979.- 744 с. 7. McWilliams W.D., Sloan N.J.A. Theory of error correction codes. - M.: Communication, 1979.- 744 p.

8. Hanani H., Hartman A., Kramer E.S. On three-designs of small order. Disсret Mathematics 45(1983), 75-93. (North-Holland Publishing Compаny). 8. Hanani H., Hartman A., Kramer E.S. On three-designs of small order. Dispers Mathematics 45 (1983), 75-93. (North-Holland Publishing Compаny).

9. Гриненко Н.И., Лысаковский A.Ф., Величко Г.А., Оплачко Г.А. Генератор квазиортогональных сигналов / Заявка ВНИИГПЭ 4769688/24 (149052) от 13.12.89; п/о 16.07.90 по форме 3/20 от 20.06.90. 9. Grinenko N.I., Lysakovsky A.F., Velichko G.A., Oplachko G.A. Quasi-orthogonal signal generator / Application of VNIIGPE 4769688/24 (149052) dated 12/13/89; PO 16.07.90 in the form 3/20 of 06.20.90.

10. Байков В. , Шелобанова Н. Заключение экспертизы отдела 24 ВНИИГПЭ: форма 3/20, 242675 от 17.09.90. 10. Baykov V., Shelobanova N. The conclusion of the examination of department 24 of VNIIGPE: form 3/20, 242675 from 09.17.90.

Claims

A generator of quasi-orthogonally opposite signals, comprising a register, a sign inversion unit, a memory block, an OR element, a clock generator, an m-bit binary counter modulo B and an adder modulo (B-1), where B is the number of pulses in the generated quasi-orthogonally opposite signal, and the first one-bit and second m-bit information inputs of the register serve as two control inputs of the device, the first one-bit output of the register is connected to the control input of the sign inversion unit, the second m-bit output of the register and inf the radiation output of an m-bit binary counter modulo B is bitwise connected respectively to the m-bit inputs of the first and second terms of the adder modulo (B-1), the m-bit output of the sum of the adder modulo (B-1) is bitwise connected to m-bit address input of the memory block, the output of the memory block is connected to the first input of the OR element, the output of the OR element is connected to the information input of the sign inversion block, the output of the sign inversion block serves as the output of the device, and the counting input of the m-bit binary counter modulo B is connected to the output a clock generator, characterized in that the m-bit binary counter modulo B is configured with an overflow output, the register is made with an increased capacity with the third n-bit information input and output, the memory block is made with an increased capacity with an n-bit second address input, moreover, the overflow output of the m-bit binary counter modulo B is connected to the second input of the OR element and to the control input of the register entry, the third n-bit information output of the register is connected bitwise to the second n-bit address a solid input of the memory block, and the third n-bit information input of the register serves as the third control input of the device.