RU2137181C1

RU2137181C1 - Device for modulo multiplication of numbers

Info

Publication number: RU2137181C1
Application number: RU98109759A
Authority: RU
Inventors: В.П. Ирхин; Е.Б. Глазков; И.М. Лукьянов; С.С. Гульбин
Original assignee: Воронежский государственный университет
Priority date: 1998-05-26
Filing date: 1998-05-26
Publication date: 1999-09-10

Abstract

FIELD: automation and computer engineering, in particular, computational devices which function in residual classes system. SUBSTANCE: Goal of invention is achieved by introduced unit for tabular calculation of first and second converters of binary number code into unitary code using first inner modulo of device; first and second converters of binary number code into unitary code using second inner modulo of device; introduced third to ninth AND gates and second register. Such design provides possibility to join operations of two inner modulo values using single tabular calculation unit in several clock ticks. This results in decreased number of logical elements for its implementation. EFFECT: simplified design for execution of modulo operations. 1 dwg, 5 tbl

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов. The invention relates to the field of automation and computer engineering and can be used in computers and devices operating in a system of residual classes.

Известно устройство (аналог) (авт. св. СССР N 1615714, МКИ G 06 F 7/72, Б. И. N 47, 1990 г.), содержащее два дешифратора, три труппы элементов ИЛИ, два блока элементов И, коммутатор, шифратор, блок инвертирования, вычитатель по модулю, две группы элементов И, сумматор по модулю два. Недостаток устройства - большое количество оборудования. A device (analogue) is known (ed. St. USSR N 1615714, MKI G 06 F 7/72, B. I. N 47, 1990), containing two decoders, three troups of OR elements, two blocks of AND elements, a switch, encoder, invert unit, modifier subtractor, two groups of AND elements, adder modulo two. The disadvantage of this device is a large amount of equipment.

Известно также устройство (аналог) (авт. св. СССР N 1775721, МКИ G 06 F 7/49, 7/72, Б.И. N 42, 1992 г.), содержащее два дешифратора, группы элементов ИЛИ, элементы ИЛИ и И, элементы НЕ, блоки элементов И, элемент запрета, коммутатор, сумматор по модулю два, шифраторы. Недостаток устройства - большое количество оборудования. A device (analogue) is also known (ed. St. USSR N 1775721, MKI G 06 F 7/49, 7/72, B.I. N 42, 1992), containing two decoders, groups of OR elements, OR elements and And, elements NOT, blocks of elements AND, prohibition element, switch, adder modulo two, encoders. The disadvantage of this device is a large amount of equipment.

Наиболее близким по технической сущности (прототипом к предполагаемому изобретению) является устройство (авт. св. СССР N1667055, МКИ G 06 F 7/49, 7/52, Б.И. N 28, 1991 г.), содержащее дешифратор, две группы элементов ИЛИ, два элемента ИЛИ, пять элементов И, две группы элементов И, шифратор, регистр и коммутатор. Общее количество логических элементов И коммутатора составляет m²/8, где m - модуль устройства, что обуславливает основной недостаток устройства.The closest in technical essence (prototype to the alleged invention) is a device (ed. St. USSR N1667055, MKI G 06 F 7/49, 7/52, B.I. N 28, 1991), containing a decoder, two groups OR elements, two OR elements, five AND elements, two groups of AND elements, an encoder, a register, and a switch. The total number of AND gates switch is m ^2/8 where m - module device, which causes the main drawback of the device.

Недостаток прототипа - большое количество используемого оборудования, ввиду того, что количество логических элементов коммутатора пропорционально квадрату модуля. The disadvantage of the prototype is the large amount of equipment used, due to the fact that the number of logical elements of the switch is proportional to the square of the module.

Задача, на решение которой направлено заявляемое устройство, состоит в повышении надежности перспективных образцов вычислительной техники. The problem, which is aimed by the claimed device, is to increase the reliability of promising samples of computer technology.

Технический результат выражается в уменьшении количества оборудования для выполнения модульной операции умножения. Технический результат достигается тем, что в устройство, содержащее первый и второй блоки элементов И, первый регистр и шифратор, отличающееся тем, что в него введены табличный вычислитель, первый и второй преобразователи двоичного кода числа в унитарный код по первому внутреннему модулю устройства, первый и второй преобразователи двоичного кода числа в унитарный код по второму внутреннему модулю устройства, с третьего по девятый блоки элементов И, второй регистр, причем первый информационный вход устройства соединен с входами первых преобразователей двоичного кода числа в унитарный код соответственно по первому и второму внутренним модулям устройства, выходы которых соединены с первыми входами соответственно первого и второго блоков элементов И, выходы которых соединены с соответствующими информационными входами табличного вычислителя, выходы которого соединены с соответствующими входами пятого, шестого и седьмого блоков элементов И, второй информационный вход устройства соединен с входами вторых преобразователей двоичного кода числа в унитарный код соответственно по первому и второму внутренним модулям устройства, выходы которых соединены с первыми входами соответственно третьего и четвертого блоков элементов И, выходы которых соединены с соответствующими управляющими входами табличного вычислителя, выходы пятого и шестого блоков элементов И соединены со входами соответственно первого и второго регистров, выходы которых соединены с первыми входами соответственно восьмого и девятого блоков элементов И, выходы которых соединены с соответствующими информационными и управляющими входами соответственно табличного вычислителя, первый тактовый вход устройства соединен со вторыми входами первого, третьего и пятого блоков элементов И, второй тактовый вход устройства соединен со вторыми входами второго, четвертого и шестого блоков элементов И, третий тактовый вход устройства соединен со вторыми входами восьмого, седьмого и девятого блоков элементов И, выход седьмого блока элементов И соединен с входом шифратора, выход которого является выходом устройства. The technical result is expressed in reducing the amount of equipment to perform a modular operation of multiplication. The technical result is achieved in that in a device containing the first and second blocks of AND elements, a first register and an encoder, characterized in that a table computer, first and second converters of a binary code of a number into a unitary code according to the first internal module of the device are introduced into it, the first and the second converters of the binary code of the number into a unitary code according to the second internal module of the device, from the third to the ninth blocks of AND elements, the second register, and the first information input of the device is connected to the inputs of the first converters of the binary code of a number into a unitary code, respectively, according to the first and second internal modules of the device, the outputs of which are connected to the first inputs of the first and second blocks of AND elements, respectively, the outputs of which are connected to the corresponding information inputs of the table computer, the outputs of which are connected to the corresponding inputs of the fifth, sixth and of the seventh blocks of elements AND, the second information input of the device is connected to the inputs of the second converters of the binary code of the number into a unitary code corresponding according to the first and second internal modules of the device, the outputs of which are connected to the first inputs of the third and fourth blocks of AND elements respectively, the outputs of which are connected to the corresponding control inputs of the table computer, the outputs of the fifth and sixth blocks of AND elements are connected to the inputs of the first and second registers, outputs which are connected to the first inputs of the eighth and ninth blocks of AND elements, respectively, whose outputs are connected to the corresponding information and control inputs with According to the table computer, the first clock input of the device is connected to the second inputs of the first, third and fifth blocks of elements And, the second clock input of the device is connected to the second inputs of the second, fourth and sixth blocks of elements And, the third clock input of the device is connected to the second inputs of the eighth, seventh and of the ninth block of AND elements, the output of the seventh block of AND elements is connected to the input of the encoder, the output of which is the output of the device.

Сущность изобретения состоит в совмещении операций по двум внутренним модулям устройства на одном табличном вычислителе за несколько тактов работы, ввиду чего происходит уменьшение числа логических элементов, необходимых для реализации устройства. Обозначим через m - модуль устройства, m₁ - первый внутренний модуль устройства, m₂ - второй внутренний модуль устройства (m₁ > m₂, m₁ • m₂ ≤ m). Для взаимно простых модулей m₁ и m₂ операцию модульного умножения с операндами А и В можно представить в виде
A•B mod m = (α₁•β₁,α₂•β₂) = (t₁,t₂),
где α₁(β₁) = A(B) mod m₁, α₂(β₂) = A(B) mod m₂.
Исходя из минимизации количества используемого оборудования, целесообразно выбирать m₁ ≈ m₂, т.е.

Рассмотрим реализацию основных узлов устройства при m = 12, m₁ = 4, m₂ = 3. Для выполнения операции модульного умножения по внутренним модулям m₁ = 4 и m₂ = 3 необходимо иметь соответствующие табл. 1 и 2.The essence of the invention consists in combining operations on two internal modules of the device on one tabular computer for several clock cycles, which means that there is a decrease in the number of logical elements needed to implement the device. Denote by m the device module, m _{1 the} first internal device module, m _{2 the} second internal device module (m ₁ > m ₂ , m ₁ • m ₂ ≤ m). For mutually simple modules m ₁ and m _{2, the} operation of modular multiplication with operands A and B can be represented as
A • B mod m = (α ₁ • β ₁ , α ₂ • β ₂ ) = (t ₁ , t ₂ ),
where α ₁ (β ₁ ) = A (B) mod m ₁ , α ₂ (β ₂ ) = A (B) mod m ₂ .
Based on minimizing the amount of equipment used, it is advisable to choose m ₁ ≈ m ₂ , i.e.

Consider the implementation of the main nodes of the device with m = 12, m ₁ = 4, m ₂ = 3. To perform the operation of modular multiplication by internal modules m ₁ = 4 and m ₂ = 3, it is necessary to have the corresponding table. 1 and 2.

Для восстановления результата операции умножения по модулю m устройства необходимо иметь табл.3. To restore the result of the operation of multiplication modulo m of the device, you must have table 3.

Табличный 6 вычислитель представляет наложение всех трех таблиц, общее количество логических элементов N которого составит

т.е. пропорционально модулю устройства.Table 6 calculator represents an overlay of all three tables, the total number of logical elements N of which will be

those. in proportion to the device module.

Преобразователи 2, 11 двоичного кода числа реализуют табл. 4. Converters 2, 11 of the binary code of the number implement table. 4.

Преобразователи 3, 12 двоичного кода числа реализуют табл.5. Converters 3, 12 of the binary code of the number implement Table 5.

Блоки, реализующие табл. 4 и 5 могут быть выполнены, например, на программируемых логических матрицах. Первый 15 регистр содержит четыре разряда (с нулевого по третий), второй 16 регистр содержит три разряда (с нулевого по второй). Blocks that implement the table. 4 and 5 can be performed, for example, on programmable logic matrices. The first 15 register contains four digits (from zero to third), the second 16 register contains three digits (from zero to second).

Следует отметить, что предварительный анализ операндов А и В на равенство нулю позволит упростить схемотехническое решение предлагаемого устройства за счет уменьшения количества оборудования при построении его отдельных узлов. It should be noted that a preliminary analysis of operands A and B for equality to zero will simplify the circuitry of the proposed device by reducing the number of equipment when constructing its individual nodes.

Возможность достижения положительного эффекта от использования данного изобретения состоит в уменьшении количества оборудования, применяемого при построении табличных вычислителей устройств модулярной арифметики. Отметим, что с ростом модуля устройства эффективность предлагаемого устройства существенно возрастает. The ability to achieve a positive effect from the use of this invention is to reduce the amount of equipment used in the construction of tabular computers of modular arithmetic devices. Note that with the growth of the device module, the efficiency of the proposed device increases significantly.

На чертеже представлена структурная схема, где: 1 - первый информационный вход устройства, 2 - первый преобразователь двоичного кода числа в унитарный код по первому внутреннему модулю устройства, 3 -первый преобразователь двоичного кода числа в унитарный код числа по второму внутреннему модулю устройства, 4 - первый блок элементов И, 5 - второй блок элементов И, 6 - табличный вычислитель, 7 - пятый блок элементов И, 8 - шестой блок элементов И, 9 - седьмой блок элементов И, 10 - второй информационный вход устройства, 11 - второй преобразователь двоичного кода числа в унитарный код по первому внутреннему модулю устройства, 12 - второй преобразователь двоичного кода числа в унитарный код по второму внутреннему модулю устройства, 13 - третий блок элементов И, 14 - четвертый блок элементов И, 15 - первый регистр, 16 - второй регистр, 17 - восьмой блок элементов И, 18 - девятый блок элементов И, 19 - первый тактовый вход устройства, 20 - второй тактовый вход устройства, 21 - третий тактовый вход устройства, 22 - шифратор, 23 - выход устройства. The drawing shows a block diagram, where: 1 is the first information input of the device, 2 is the first binary code converter of the number into a unitary code according to the first internal module of the device, 3 is the first binary code code converter to the unitary code of the number by the second internal module of the device, 4 - the first block of I elements, 5 - the second block of I elements, 6 - a table computer, 7 - the fifth block of I elements, 8 - the sixth block of I elements, 9 - the seventh block of I elements, 10 - the second information input of the device, 11 - the second binary converter the code of the number into a unitary code by the first internal module of the device, 12 - the second converter of the binary code of the number into the unitary code by the second internal module of the device, 13 - the third block of And elements, 14 - the fourth block of And elements, 15 - the first register, 16 - the second register 17 - the eighth block of AND elements, 18 - the ninth block of AND elements, 19 - the first clock input of the device, 20 - the second clock input of the device, 21 - the third clock input of the device, 22 - encoder, 23 - the output of the device.

Первый 1 информационный вход устройства соединен с входами первых преобразователей 2, 3 двоичного кода числа в унитарный код соответственно по первому и второму внутренним модулям устройства, выходы которых соединены с первыми входами соответственно первого 4 и второго 5 блоков элементов И, выходы разрядов которых соединены с соответствующими информационными входами табличного 6 вычислителя, выходы которого соединены с соответствующими первыми входами разрядов пятого 7, шестого 8 и седьмого 9 блоков элементов И, второй 10 информационный вход устройства соединен с входами вторых 11, 12 преобразователей двоичного кода числа в унитарный код соответственно по первому и второму внутренним модулям устройства, выходы которых соединены с первыми входами соответственно третьего 13 и четвертого 14 блоков элементов И, выходы разрядов которых соединены с соответствующими управляющими входами табличного 6 вычислителя, выходы пятого 7 и шестого 8 блока элементов И соединены со входами соответственно первого 15 и второго 16 регисторов, выходы которых соединены с первыми входами соответственно восьмого 17 и девятого 18 блоков элементов И, выходы разрядов которых соединены соответственно с соответствующими информационными и управляющими входами табличного 6 вычислителя, первый 19 тактовый вход устройства соединен со вторыми входами первого 4, третьего 13 и пятого 7 блоков элементов И, второй 20 тактовый вход устройства соединен со вторыми входами второго 5, четвертого 14 и шестого 8 блоков элементов И, третий 21 тактовый вход устройства соединен со вторыми входами восьмого 17, седьмого 9 и девятого 18 блоков элементов И, выход седьмого 9 блока элементов И соединен с входом шифратора 22, выход которого является выходом 23 устройства. The first 1 information input of the device is connected to the inputs of the first converters 2, 3 of the binary code of the number into a unitary code, respectively, by the first and second internal modules of the device, the outputs of which are connected to the first inputs of the first 4 and second 5 blocks of AND elements, the outputs of the discharges of which are connected to the corresponding information inputs of a tabular 6 calculator, the outputs of which are connected to the corresponding first inputs of the digits of the fifth 7th, 6th 8th and seventh 9 blocks of elements And, the second 10 information input One device is connected to the inputs of the second 11, 12 converters of the binary code of the number into a unitary code, respectively, according to the first and second internal modules of the device, the outputs of which are connected to the first inputs of the third 13 and fourth 14 blocks of AND elements, respectively, whose discharge outputs are connected to the corresponding control inputs of the table 6 computers, the outputs of the fifth 7 and sixth 8 block of AND elements are connected to the inputs of the first 15 and second 16 registers, respectively, the outputs of which are connected to the first inputs, respectively but on the eighth of 17 and the ninth of 18 blocks of AND elements, the outputs of the discharges of which are connected respectively to the corresponding information and control inputs of a table 6 calculator, the first 19 clock input of the device is connected to the second inputs of the first 4, third 13, and fifth 7 blocks of AND elements, the second 20 clock input the device is connected to the second inputs of the second 5, fourth 14 and sixth 8 blocks of elements And, the third 21 clock input of the device is connected to the second inputs of the eighth 17, seventh 9 and ninth 18 blocks of elements And, the output of the seventh 9 b Lock elements And connected to the input of the encoder 22, the output of which is the output 23 of the device.

Работа устройства происходит на три такта. The device operates in three cycles.

При первом такте работы поступает сигнал на первый 19 тактовый вход устройства. Одновременно этот сигнал поступает на вторые входы первого 4, третьего 13 и пятого 7 блоков элементов И. Операнд А в двоичном коде поступает с первого 1 информационного входа устройства на вход первого преобразователя 2 двоичного кода числа в унитарный код по первому внутреннему модулю устройства, с выхода которого A mod m₁ в унитарном коде поступает на первый вход α₁-го разряда первого 4 блока элементов И и далее на соответствующий информационный вход табличного 6 вычислителя. Операнд В в двоичном коде поступает со второго 10 информационного входа устройства на вход второго преобразователя 11 двоичного кода числа в унитарный код по первому внутреннему модулю устройства, с выхода которого В mod m₁ в унитарном коде поступает на первый вход β₁-го разряда третьего 13 блока элементов И и далее на соответствующий управляющий вход табличного 6 вычислителя. Результат операции α₁•β₁ mod m₁ поступает с t₁-го выхода табличного 6 вычислителя на первый вход соответствующего разряда пятого 7 блока элементов И, с выхода которого результат модульного умножения по первому внутреннему модулю устройства фиксируется записью единицы в t₁-м разряде первого 15 регистра.At the first clock cycle, a signal is supplied to the first 19 clock input of the device. At the same time, this signal is supplied to the second inputs of the first 4, third 13, and fifth 7 blocks of elements I. Operand A in binary code comes from the first 1 information input of the device to the input of the first converter 2 of the binary code of the number into the unitary code by the first internal module of the device, from the output which A mod m ₁ in the unitary code is fed to the first input α of the _1st category of the first 4 block of elements AND and then to the corresponding information input of the table 6 calculator. The operand B in binary code is supplied from the second 10 information input of the device to the input of the second converter 11 of the binary code of the number into a unitary code by the first internal module of the device, the output of which In mod m ₁ in the unitary code is fed to the first input β of the _1st discharge of the third 13 block of elements And on to the corresponding control input of the table 6 calculator. The result of the operation α ₁ • β ₁ mod m ₁ comes from the t _1- th output of the tabular 6 calculator to the first input of the corresponding discharge of the fifth 7 block of elements AND, from the output of which the result of modular multiplication by the first internal module of the device is fixed by writing the unit in t _1- th discharge first 15 register.

На втором такте работы сигнал поступает на второй 20 тактовый вход устройства и процесс определения результата операции умножения по второму m₂ внутреннему модулю устройства α₂•β₂ mod m₂, с точностью до соответствующих элементов, происходит аналогичным образом. Это фиксируется записью единицы в t₂-м разряде второго 16 регистра.At the second clock cycle, the signal enters the second 20 clock input of the device and the process of determining the result of the multiplication operation by the second m ₂ internal module of the device α ₂ • β ₂ mod m ₂ , up to the corresponding elements, occurs in a similar way. This is fixed by writing the unit in the t _2nd digit of the second 16 register.

На третьем такте работы сигнал поступает на третий 21 тактовый вход устройства. Одновременно этот сигнал поступает на вторые входы седьмого 9, восьмого 17 и девятого 18 блоков элементов И. С выхода первого 15 и второго 16 регистров поступают сигналы соответственно на t₁-й информационный и t₂-й управляющий входы табличного 6 вычислителя, с выхода которого результат операции модульного умножения поступает на А•В mod m-й первый вход седьмого 9 блока элементов И. Табличный 6 вычислитель на третьем такте работы производит восстановление результата операции по модулю устройства m. С выхода седьмого 9 блока элементов И результат операции модульного умножения в унитарном коде поступает на вход шифратора 22, с выхода которого в двоичном коде - на выход 23 устройства.On the third clock cycle, the signal is fed to the third 21 clock input of the device. At the same time, this signal is supplied to the second inputs of the seventh 9th, eighth 17th, and ninth 18 blocks of elements I. From the output of the first 15 and second 16 registers, signals are received respectively at the t _1st information and t _2nd control inputs of the table 6 calculator, the output of which the result of the operation of modular multiplication arrives at A • At mod m, the first input of the seventh 9 block of elements I. The table 6 calculator, on the third clock cycle, restores the result of the operation modulo device m. From the output of the seventh 9 block of elements AND, the result of the operation of modular multiplication in a unitary code goes to the input of the encoder 22, from the output of which in binary code - to the output 23 of the device.

Рассмотрим пример выполнения операции A•B mod m при m=12, А = 5, В = 7, m₁ = 4, m₂ = 3. В этом случае операнд А = 0101₂ и В = 0111₂ поступают соответственно на первый 1 и второй 10 информационные входы устройства. По первому такту работы с выходов первого 2 и второго 11 преобразователей двоичного кода числа в унитарный код по первому внутреннему модулю на первый информационный и третий управляющий входы табличного 6 вычислителя через соответствующие разряды первого 4 и третьего 13 блоков элементов И поступают сигналы (см. табл. 4). С выходов табличного 6 вычислителя сигнал поступает через пятый 7 блок элементов И на запись единицы в третий разряд первого 15 регистра (см. табл. 1). При втором такте работы устройства с выхода первого 3 и второго 12 преобразователей двоичного кода числа в унитарный код по второму внутреннему модулю поступают сигналы на второй информационный и первый управляющий входы табличного 6 вычислителя через соответствующие разряды второго 5 и четвертого 14 блоков элементов И (см. табл. 5). С выходов табличного 6 вычислителя сигнал поступает через шестой 8 блок элементов И на запись единицы во второй разряд второго 16 регистра (см. табл. 2). На третьем такте работы с выходов первого 15 и второго 16 регистров поступают сигналы на третий информационный и второй управляющий входы табличного 6 вычислителя, с выхода которого сигнал поступает на одиннадцатый вход шифратора 22 (см. табл. 3) через соответствующий элемент седьмого 9 блока элементов И. На выходе шифратора 22 будет число 1011₂, которое поступит на выход 23 устройства. Проверка: 5 • 7 mod 12 = 11 mod 12.Consider an example of the operation A • B mod m with m = 12, A = 5, B = 7, m ₁ = 4, m ₂ = 3. In this case, the operand A = 0101 ₂ and B = 0111 ₂ are respectively sent to the first 1 and the second 10 information inputs of the device. According to the first clock cycle, from the outputs of the first 2 and second 11 converters of the binary code of the number into a unitary code according to the first internal module, the signals come in to the first information and third control inputs of the table 6 computer through the corresponding bits of the first 4 and third 13 blocks of AND elements (see table. 4). From the outputs of table 6 of the calculator, the signal enters through the fifth 7 block of AND elements to write the unit to the third digit of the first 15 register (see table. 1). At the second clock cycle of the device, from the output of the first 3 and second 12 binary code converters of the number to the unitary code, the second internal module receives signals to the second information and first control inputs of the table 6 calculator through the corresponding bits of the second 5 and fourth 14 blocks of AND elements (see table . 5). From the outputs of table 6 of the calculator, the signal enters through the sixth 8 block of AND elements to record the unit in the second digit of the second 16 register (see table. 2). At the third clock cycle, the outputs of the first 15 and second 16 registers receive signals at the third information and second control inputs of the table 6 calculator, from the output of which the signal goes to the eleventh input of the encoder 22 (see table 3) through the corresponding element of the seventh 9 block of AND elements . At the output of the encoder 22 will be the number 1011 ₂ , which will go to the output 23 of the device. Check: 5 • 7 mod 12 = 11 mod 12.

Claims

A device for multiplying numbers modulo containing the first and second blocks of AND elements, a first register and an encoder, characterized in that a table computer, first and second converters of the binary code of the number into unitary code, are introduced into the unit code according to the first internal module of the device, the first and second converters binary code of the number into a unitary code according to the second internal module of the device, from the third to the ninth blocks of AND elements, the second register, and the first information input of the device is connected to the inputs of the first converters binary code of a number into a unitary code, respectively, according to the first and second internal modules of the device, the outputs of which are connected to the first inputs of the first and second blocks of AND elements, respectively, the outputs of which are connected to the corresponding information inputs of the table computer, the outputs of which are connected to the corresponding inputs of the fifth, sixth and seventh blocks of elements And, the second information input of the device is connected to the inputs of the second converters. binary code numbers to unitary code, respectively, according to the first and the second internal modules of the device, the outputs of which are connected to the first inputs of the third and fourth blocks of AND elements respectively, the outputs of which are connected to the corresponding control inputs of the table computer, the outputs of the fifth and sixth blocks of AND elements are connected to the inputs of the first and second registers, the outputs of which are connected to the first inputs of the eighth and ninth blocks of AND elements, respectively, whose outputs are connected to the corresponding information and control inputs, respectively tabular computer, the first clock input of the device is connected to the second inputs of the first, third and fifth blocks of elements And, the second clock input of the device is connected to the second inputs of the second, fourth and sixth blocks of elements And, the third clock input of the device is connected to the second inputs of the eighth, seventh and ninth blocks of elements AND, the output of the seventh block of elements AND is connected to the input of the encoder, the output of which is the output of the device.