RU2018936C1

RU2018936C1 - Modulo multiplying device

Info

Publication number: RU2018936C1
Authority: RU
Inventors: В.А. Краснобаев; В.П. Ирхин; М.В. Квасов; И.В. Приходько
Original assignee: Краснобаев Виктор Анатольевич
Priority date: 1991-07-08
Filing date: 1991-07-08
Publication date: 1994-08-30

Abstract

FIELD: automatics and computer engineering. SUBSTANCE: device has decoders 3, 4, four groups of OR gates 5, 6, 12, 13, four OR gates 7, 8, 14, 15, two modulo 2 adders 9, 16, AND gates 30-33 from first to fourth, three switching units 17-19, four encoders 20-23, five units 11, 24-27 of AND gates, unit 28 of OR gates. The result of modulo multiplying operation is determined from partial moduli m₁ and m₂ (m₁·m₂ ≥ m,, where m is a modulus of operation with further conversion of operation result into a modulo m binary code. EFFECT: enhanced efficiency. 6 tbl, 1 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов. The invention relates to automation and computer engineering and can be used in computers and devices operating in a system of residual classes.

Известно устройство для умножения чисел в системе остаточных классов, содержащее первый и второй входные регистры, первый и второй дешифраторы, первую и вторую группы элементов ИЛИ, первую и вторую группы ключей, коммутатор, элементы ИЛИ, сумматор по модулю два, выходной регистр [1]. Данное устройство реализует операцию умножения чисел по модулю. A device for multiplying numbers in a system of residual classes containing the first and second input registers, the first and second decoders, the first and second groups of OR elements, the first and second groups of keys, the switch, the OR elements, the adder modulo two, the output register [1] . This device implements the operation of multiplying numbers modulo.

Недостаток устройства - сложность построения ввиду большого количества используемого оборудования. The disadvantage of this device is the difficulty of construction due to the large number of equipment used.

Известно устройство для умножения чисел по модулю, содержащее входные регистры, дешифраторы, группы элементов ИЛИ, группы ключей, группу узлов табличного формирования разрядов результата, выходной регистр, элементы И и ИЛИ, сумматор по модулю два, группы элементов И, сумматор по модулю P [2]. A device for multiplying numbers modulo is known, comprising input registers, decoders, groups of OR elements, groups of keys, a group of nodes for tabulating result bits, an output register, elements AND and OR, an adder modulo two, a group of elements And, an adder modulo P [ 2].

Наиболее близким по технической сущности к изобретению является устройство для умножения чисел по модулю, содержащее два дешифратора, три группы элементов ИЛИ, два блока элементов И, два элемента ИЛИ, коммутатор, шифратор, блок инвертирования, вычитатель по модулю, две группы элементов И, сумматор по модулю два [3]. The closest in technical essence to the invention is a device for multiplying numbers modulo, containing two decoders, three groups of OR elements, two blocks of AND elements, two OR elements, a switch, an encoder, an invert unit, a subtracter modulo, two groups of AND elements, an adder modulo two [3].

Коммутатор устройства содержит большое количество элементов (пропорциональное m², где m - модуль операции), что и обуславливает основной недостаток устройства. Недостаток прототипа - большое количество используемых элементов И для построения наиболее громоздкой в аппаратурном отношении части устройства - коммутатора.The device switch contains a large number of elements (proportional to m ² , where m is the operation module), which causes the main disadvantage of the device. The disadvantage of the prototype is the large number of elements used And to build the most cumbersome in hardware terms of the device - the switch.

Цель изобретения - упрощение устройства за счет сокращения аппаратурных затрат. The purpose of the invention is to simplify the device by reducing hardware costs.

Цель достигается тем, что устройство, содержащее первый и второй дешифраторы, первую и вторую группы элементов ИЛИ, первый и второй элементы ИЛИ, первый коммутатор, первый шифратор, первый блок элементов И, первый сумматор по модулю два, причем входы первого и второго сомножителей устройства соединены с входами первого и второго дешифраторов, соответствующие группы выходов которых соединены с соответствующими входами элементов ИЛИ соответственно первой и второй групп, первые группы старших выходов первого и второго дешифраторов соединены с соответствующими входами соответственно первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого сумматора по модулю два, вход запуска устройства соединен с первым входом первого блока элементов И, введены третья и четвертая группы элементов ИЛИ, третий и четвертый элементы ИЛИ, второй сумматор по модулю два, с первого по четвертый элементы И, второй и третий коммутаторы, с второго по четвертый шифраторы, с второго по пятый блоки элементов И, блок элементов ИЛИ, при этом соответствующие группы выходов первого и второго дешифраторов соединены с соответствующими входами элементов ИЛИ соответственно третьей и четвертой групп, вторые группы старших выходов первого и второго дешифраторов соединены с соответствующими входами соответственно третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами второго сумматора по модулю два, выходы первой и третьей групп элементов ИЛИ соединены с группами информационных входов, а выходы второй и четвертой групп элементов ИЛИ соединены с группами управляющих входов соответственно первого и второго коммутаторов, выходы которых соединены соответственно с группами информационных и управляющих входов третьего коммутатора, группы выходов которого соединены с соответствующими входами с первого по четвертый шифраторов, выходы которых соединены с первыми входами соответственно с второго по пятый блоков элементов И, выходы которых соединены с соответствующими входами блока элементов ИЛИ, выход которого соединен с вторым входом первого блока элементов И, выход которого является выходом устройства, прямой выход первого сумматора по модулю два соединен с первыми входами первого и второго элементов И, а инверсный - с первыми входами третьего и четвертого элементов И, прямой выход второго сумматора по модулю два соединен с вторыми входами первого и третьего элементов И, а инверсный - с вторыми входами второго и четвертого элементов И, выходы с первого по четвертый элементов И соединены с вторыми входами соответственно с второго по пятый блоков элементов И. The goal is achieved in that the device containing the first and second decoders, the first and second groups of OR elements, the first and second OR elements, the first switch, the first encoder, the first block of AND elements, the first adder modulo two, and the inputs of the first and second factors of the device connected to the inputs of the first and second decoders, the corresponding output groups of which are connected to the corresponding inputs of the OR elements of the first and second groups, respectively, the first groups of the senior outputs of the first and second decoders are connected with the corresponding inputs of the first and second OR elements, respectively, whose outputs are connected respectively to the first and second inputs of the first adder modulo two, the device start input is connected to the first input of the first block of AND elements, the third and fourth groups of OR elements, the third and fourth elements are introduced OR, the second adder modulo two, from the first to fourth elements AND, the second and third switches, from the second to fourth encoders, from the second to fifth blocks of AND elements, a block of OR elements, while corresponding e groups of outputs of the first and second decoders are connected to the corresponding inputs of the OR elements of the third and fourth groups, second groups of senior outputs of the first and second decoders are connected to the corresponding inputs of the third and fourth elements of OR, the outputs of which are connected respectively to the first and second inputs of the second adder module two, the outputs of the first and third groups of OR elements are connected to groups of information inputs, and the outputs of the second and fourth groups of OR elements are connected to groups of control inputs, respectively, of the first and second switches, the outputs of which are connected respectively to groups of information and control inputs of the third switch, the groups of outputs of which are connected to the corresponding inputs from the first to fourth encoders, the outputs of which are connected to the first inputs, respectively, from the second to fifth blocks of AND elements, the outputs of which are connected to the corresponding inputs of the block of elements OR, the output of which is connected to the second input of the first block of elements AND, the output of which is the output of the device, the direct output of the first adder modulo two is connected to the first inputs of the first and second elements And, and the inverse to the first inputs of the third and fourth elements And, the direct output of the second adder modulo two is connected to the second inputs of the first and third elements And, and inverse - with the second inputs of the second and fourth elements And, the outputs from the first to fourth elements And are connected to the second inputs, respectively, from the second to fifth blocks of elements I.

Сущность изобретения состоит в определении результата операции модульного умножения по частным модулям m₁ и m₂ (m₁ m₂ ≥m) с последующим преобразованием результата операции в двоичный код по модулю m. Предположим, что m₁ ≈ m₂ = m_x. Тогда m₁ ˙ m₂ = m_x ² = m. В условиях применения коммутатора, реализующего диагональную симметрию таблицы модульного умножения (авт. св. СССР N 1571583, 1990), находят зависимость для определения общего количества элементов И в трех коммутаторах:
N = 2 · +

=

;;
N =

+

+ 1 ≈

,.The essence of the invention consists in determining the result of the operation of modular multiplication by the private modules m ₁ and m ₂ (m ₁ m ₂ ≥m) with the subsequent conversion of the result of the operation into a binary code modulo m. Suppose that m ₁ ≈ m ₂ = m _x . Then m ₁ ˙ m ₂ = m _x ² = m. Under the conditions of using a switch that implements diagonal symmetry of a table of modular multiplication (ed. St. USSR N 1571583, 1990), a dependence is found to determine the total number of AND elements in three switches:
N = 2 +

=

;;
N =

+

+ 1 ≈

,.

Получают линейную зависимость количества логических элементов коммутаторов от модуля операции. Рассмотрим реализацию операции модульного умножения при m = m₁ ˙m₂ = 3 ˙ 5 = 15. В этом случае операнды α и β представляются в виде α = (α₁ , α₂) и β = (β₁ , β₂), где α₁, β₁ - остатки исходных операндов по модулю m₁= 3; , α₂, β₂ - остатки исходных операндов по модулю m₂ = 5. Построение первого и второго коммутаторов представлено в табл. 1 и 2.Get a linear dependence of the number of logical elements of the switches from the operation module. Consider the implementation of the operation of modular multiplication for m = m ₁ ˙m ₂ = 3 ˙ 5 = 15. In this case, the operands α and β are represented as α = (α ₁ , α ₂ ) and β = (β ₁ , β ₂ ), where α ₁ , β ₁ - the remains of the original operands modulo m ₁ = 3; , α ₂ , β ₂ - the remnants of the original operands modulo m ₂ = 5. The construction of the first and second switches is presented in table. 1 and 2.

Следует отметить, что при подобном построении коммутаторов реализуется в отличие от прототипа и тот случай, когда один из операндов либо оба равны нулю. Данные таблиц приведены для случая, когда γ_α1 = γ_β1 и γ_α2 = γ_β2 . В других случаях проводится соответствующая коррекция результата операции при помощи третьего коммутатора, представленного на табл. 3 - 6.It should be noted that in such a construction of switches, in contrast to the prototype, the case when one of the operands or both are equal to zero is also implemented. The data in the tables are given for the case when γ _α1 = γ _β1 and γ _α2 = γ _β2 . In other cases, the corresponding correction of the result of the operation is carried out using the third switch, shown in table. 3-6.

Первая и вторая группы элементов ИЛИ состоят из двух элементов. Первый элемент ИЛИ объединяет выходы дешифраторов - 0, 3, 6, 9, 12-й, а второй - 1, 2, 4, 5, 7, 8, 10, 11, 13, 14-й. Первый и второй элементы ИЛИ объединяют выходы 2, 5, 8, 11, 14-й соответствующих дешифраторов. Третья и четвертая группы элементов ИЛИ состоят из трех элементов. Первый элемент ИЛИ этих групп объединяет выходы дешифраторов - 0, 5, 10-й, второй - 1, 4, 6, 9, 11, 14-й, третий - 2, 3, 7, 8, 12, 13-й. Третий и четвертый элементы ИЛИ объединяют выходы 4, 9, 14, 3, 8, 13-й соответствующих дешифраторов. The first and second groups of OR elements consist of two elements. The first OR element combines the outputs of the decoders - 0, 3, 6, 9, 12th, and the second - 1, 2, 4, 5, 7, 8, 10, 11, 13, 14th. The first and second OR elements combine the outputs of the 2nd, 5th, 8th, 11th, 14th of the corresponding decoders. The third and fourth groups of OR elements consist of three elements. The first OR element of these groups combines the outputs of the decoders - 0, 5, 10th, the second - 1, 4, 6, 9, 11, 14th, the third - 2, 3, 7, 8, 12, 13th. The third and fourth OR elements combine the outputs of the 4th, 9th, 14th, 3rd, 8th, 13th corresponding decryptors.

Первый элемент И при помощи первого шифратора реализует табл. 6, второй элемент И (второй шифратор) - табл. 4, третий элемент И (третий шифратор) - табл. 5 и четвертый элемент И (четвертый шифратор) - табл. 3. The first element And using the first encoder implements table. 6, the second element And (second encoder) - table. 4, the third element And (third encoder) - table. 5 and the fourth element And (fourth encoder) - table. 3.

Возможность достижения положительного эффекта от использования изобретения состоит в значительном уменьшении количества логических элементов, необходимых для построения самой громоздкой части устройства - коммутатора, а также связей между этими элементами, существенно усложняющих реализацию устройства. The ability to achieve a positive effect from the use of the invention consists in a significant reduction in the number of logical elements needed to build the most cumbersome part of the device - the switch, as well as the connections between these elements, which significantly complicate the implementation of the device.

Заявляемое техническое решение соответствует критерию "новизна", так как введенные новые признаки (третья и четвертая группы элементов ИЛИ, третий и четвертый элементы ИЛИ, второй сумматор по модулю два, с первого по четвертый элементы И, второй и третий коммутаторы, с второго по четвертый шифраторы, с второго по пятый блоки элементов И, блок элементов ИЛИ и их связи) в совокупности с техническими свойствами вносимых изменений (значительное упрощение устройства ввиду существенного уменьшения количества логических элементов, необходимых для его построения) являются существенными, т.е. новая совокупность признаков способствует достижению цели - упрощению устройства. The claimed technical solution meets the criterion of "novelty," since the introduced new features (the third and fourth groups of OR elements, the third and fourth OR elements, the second adder modulo two, the first to fourth elements AND, the second and third switches, the second to fourth encoders, from the second to fifth blocks of AND elements, a block of OR elements and their communication) in conjunction with the technical properties of the changes made (a significant simplification of the device due to a significant reduction in the number of logical elements required for for its construction) are essential, i.e. a new set of features helps to achieve the goal - to simplify the device.

Заявляемое техническое решение соответствует критерию "существенные отличия", так как при проведении поиска по печатным источникам в науке и технике данной области не обнаружено технических решений, содержащих признаки, отличающие заявляемое техническое решение от прототипа. The claimed technical solution meets the criterion of "significant differences", since when conducting a search on printed sources in science and technology in this field, no technical solutions were found containing signs that distinguish the claimed technical solution from the prototype.

На чертеже представлена структурная схема устройства, где 1 - вход первого сомножителя устройства, 2 - вход второго сомножителя устройства, 3 - первый дешифратор, 4 - второй дешифратор, 5 - первая группа элементов ИЛИ, 6 - вторая группа элементов ИЛИ, 7 - первый элемент ИЛИ, 8 - второй элемент ИЛИ, 9 - первый сумматор по модулю два, 10 - вход запуска устройства, 11 - первый блок элементов И, 12 - третья группа элементов ИЛИ, 13 - четвертая группа элементов ИЛИ, 14 - третий элемент ИЛИ, 15 - четвертый элемент ИЛИ, 16 - второй сумматор по модулю два, 17 - первый коммутатор, 18 - второй коммутатор, 19 - третий коммутатор, 20 - первый шифратор, 21 - второй шифратор, 22 - третий шифратор, 23 - четвертый шифратор, 24 - второй блок элементов И, 25 - третий блок элементов И, 26 - четвертый блок элементов И, 27 - пятый блок элементов И, 28 - блок элементов ИЛИ, 29 - выход устройства, 30 - первый элемент И, 31 - второй элемент И, 32 - третий элемент И, 33 - четвертый элемент И. The drawing shows a structural diagram of the device, where 1 is the input of the first factor of the device, 2 is the input of the second factor of the device, 3 is the first decoder, 4 is the second decoder, 5 is the first group of OR elements, 6 is the second group of OR elements, 7 is the first element OR, 8 - the second element OR, 9 - the first adder modulo two, 10 - the input to start the device, 11 - the first block of AND elements, 12 - the third group of OR elements, 13 - the fourth group of OR elements, 14 - the third OR element, 15 - the fourth element OR, 16 - the second adder modulo two, 17 - the first switch, 18 - the second switch, 19 - the third switch, 20 - the first encoder, 21 - the second encoder, 22 - the third encoder, 23 - the fourth encoder, 24 - the second block of I elements, 25 - the third block of I elements, 26 - the fourth block of I elements, 27 - the fifth block of AND elements, 28 - the block of OR elements, 29 - the output of the device, 30 - the first element And, 31 - the second element And, 32 - the third element And, 33 - the fourth element I.

Входы первого 1 и второго 2 сомножителей устройства соединены с входами первого 3 и второго 4 дешифраторов, соответствующие группы выходов которых соединены с соответствующими входами элементов ИЛИ соответственно первой 5 и второй 6 групп. Первые группы старших выходов первого 3 и второго 4 дешифраторов соединены с соответствующими входами соответственно первого 7 и второго 8 элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого сумматора 9 по модулю два. Вход 10 запуска устройства соединен с первым входом первого блока 11 элементов И, соответствующие группы входов первого 3 и второго 4 дешифраторов соединены с соответствующими входами элементов ИЛИ соответственно третьей 12 и четвертой 13 групп, вторые группы старших выходов первого 3 и второго 4 дешифраторов соединены с соответствующими входами соответственно третьего 14 и четвертого 15 элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами второго сумматора 16 по модулю два. Выходы первой 5 и третьей 12 групп элементов ИЛИ соединены с группами информационных входов, а выходы второй 6 и четвертой 13 групп элементов ИЛИ - с группами управляющих входов соответственно первого 17 и второго 18 коммутаторов, выходы которых соединены соответственно с группами информационных и управляющих входов третьего коммутатора 19. Группа выходов последнего соединена с соответствующими входами с первого по четвертый шифраторов 20 - 23, выходы которых соединены с первыми входами соответственно с второго по пятый блоков 24 - 27 элементов И. Выходы блоков 24 - 27 элементов И соединены с соответствующими входами блока 28 элементов ИЛИ, выход которого соединен с вторым входом первого блока 11 элементов И, выход которого является выходом 29 устройства. Прямой выход первого сумматора 9 по модулю два соединен с первыми входами первого 30 и второго 31 элементов И, а инверсный - с первыми входами третьего 32 и четвертого 33 элементов И. Прямой выход второго сумматора 16 по модулю два соединен с вторыми входами первого 30 и третьего 32 элементов И, а инверсный - с вторыми входами второго 31 и четвертого 33 элементов И. Выходы с первого по четвертый элементов И 30 - 33 соединены с вторыми входами соответственно с второго по пятый блоков 24 - 27 элементов И. The inputs of the first 1 and second 2 factors of the device are connected to the inputs of the first 3 and second 4 decoders, the corresponding output groups of which are connected to the corresponding inputs of the elements OR, respectively, the first 5 and second 6 groups. The first groups of senior outputs of the first 3 and second 4 decoders are connected to the corresponding inputs of the first 7 and second 8 OR elements respectively, the outputs of which are connected respectively to the first and second inputs of the first adder 9 modulo two. The input 10 of the device startup is connected to the first input of the first block of 11 AND elements, the corresponding input groups of the first 3 and second 4 decoders are connected to the corresponding inputs of the OR elements of the third 12 and fourth 13 groups respectively, the second groups of the senior outputs of the first 3 and second 4 decoders are connected the inputs, respectively, of the third 14 and fourth 15 elements OR, the outputs of which are connected respectively to the first and second inputs of the second adder 16 modulo two. The outputs of the first 5 and third 12 groups of OR elements are connected to groups of information inputs, and the outputs of the second 6 and fourth 13 groups of OR elements are connected to groups of control inputs of the first 17 and second 18 switches, respectively, the outputs of which are connected respectively to the groups of information and control inputs of the third switch 19. The group of outputs of the latter is connected to the corresponding inputs from the first to fourth encoders 20 - 23, the outputs of which are connected to the first inputs, respectively, from the second to fifth of blocks 24 to 27 of the elements I. Exit units 24 - 27 of AND gates are connected to respective inputs of unit OR elements 28, whose output is connected to a second input of the first unit cells 11 and whose output 29 is an output device. The direct output of the first adder 9 modulo two is connected to the first inputs of the first 30 and second 31 elements And, and the inverse - to the first inputs of the third 32 and fourth 33 elements I. The direct output of the second adder 16 modulo two is connected to the second inputs of the first 30 and third 32 elements And, and inverse - with the second inputs of the second 31 and fourth 33 elements I. The outputs from the first to fourth elements And 30 - 33 are connected to the second inputs, respectively, from the second to fifth blocks of 24 - 27 elements I.

Устройство работает следующим образом. The device operates as follows.

Первый и второй сомножители поступают на соответствующие дешифраторы 3 и 4, с выходов которых операнды в унитарном коде поступают на соответствующие элементы ИЛИ 5 и 6 первой и второй групп, а также на соответствующие элементы ИЛИ 12 и 13 третьей и четвертой групп. Элементы ИЛИ 5 (6) реализуют определение остатка операнда α (β) по модулю m₁, а также симметрию таблицы модульного умножения по модулю m₁ относительно горизонтали (вертикали). Элементы ИЛИ 12 (13) проводят аналогичную операцию относительно модуля m₂. Сумматор 9 по модулю два производит сравнение величин γ_α1 и γ_β1 , а сумматор 16 по модулю два - γ_α2 и γ_β2 . С выходов элементов ИЛИ 5 и 6 сигналы поступают соответственно на информационные и управляющие входы первого коммутатора 17, с выходов которого результат операции модульного умножения ( α₁ * β₁ ) mod m₁ поступает на информационные входы третьего коммутатора 19, на управляющие входы которого с выходов второго коммутатора 18 поступает результат операции модульного умножения ( α₂ * β₂ ) mod m₂. На выходе третьего коммутатора 19 формируется в унитарном коде результат операции ( α * β ) mod m. Окончательный результат операции модульного умножения формируется шифраторами 20 - 23 в зависимости от соотношения величин γ_α1 и γ_β1 (γ_α2 и γ_β2 ). Возможны четыре случая:

=

,

=

;;

,

=

;;

=

,

;;

,

..The first and second factors go to the

corresponding decoders

3 and 4, from the outputs of which the operands in the unitary code go to the corresponding elements of OR 5 and 6 of the first and second groups, as well as to the corresponding elements of

OR

12 and 13 of the third and fourth groups. OR elements 5 (6) implement the definition of the remainder of the operand α (β) modulo m ₁ , as well as the symmetry of the table of modular multiplication modulo m ₁ relative to the horizontal (vertical). Elements OR 12 (13) perform a similar operation relative to the module m ₂ . The adder 9 modulo two compares the values of γ _α1 and γ _β1 , and the adder 16 modulo two produces γ _α2 and γ _β2 . From the outputs of the OR elements 5 and 6, the signals are respectively supplied to the information and control inputs of the first switch 17, from the outputs of which the result of the operation of modular multiplication (α ₁ * β ₁ ) mod m _{1 is} fed to the information inputs of the third switch 19, to the control inputs of which from the outputs the second switch 18 receives the result of the operation of modular multiplication (α ₂ * β ₂ ) mod m ₂ . At the output of the third switch 19, the result of the operation (α * β) mod m is formed in a unitary code. The final result of the modular multiplication operation is generated by the encoders 20-23, depending on the ratio of the values of γ _α1 and γ _β1 (γ _α2 and γ _β2 ). Four cases are possible:

=

,

=

;;

,

=

;;

=

,

;;

,

..

В первом случае по сигналам с инверсных выходов первого 9 и второго 16 сумматоров по модулю два сигнал с выхода четвертого элемента И поступает на второй вход пятого блока 27 элементов И. Результат операции модульного умножения в двоичном коде с выхода четвертого шифратора 23 поступает через блок 28 элементов ИЛИ, с выхода которого он поступает на второй вход первого блока 11 элементов И. По сигналу с входа 10 запуска устройства результат операции поступает на выход 29 устройства. В других случаях результат операции реализуется при помощи элементов И 30 - 32 и соответствующими шифраторами 20 - 22. In the first case, the signals from the inverse outputs of the first 9 and second 16 adders modulo two signal from the output of the fourth element And arrives at the second input of the fifth block of 27 elements I. The result of the operation of the modular multiplication in binary code from the output of the fourth encoder 23 comes through block 28 elements OR, from the output of which it goes to the second input of the first block of 11 elements I. The signal from the input 10 of the device starts the result of the operation goes to the output 29 of the device. In other cases, the result of the operation is implemented using the elements And 30 - 32 and the corresponding encoders 20 - 22.

Рассмотрим примеры конкретного выполнения модульной операции умножения при m = 15, m₁ = 3, m₂ = 5.Consider examples of the specific implementation of the modular operation of multiplication for m = 15, m ₁ = 3, m ₂ = 5.

П р и м е р 1. Пусть необходимо определить результат операции модульного умножения для α = (α₁, α₂) = 4 = (1, 4) и β = (β₁, β₂) = 7 = (1, 2). При α₁ = 1 сигнал поступает на выход второго элемента ИЛИ 6 группы. В виду того, что α₂ = 4, а β₂ = =2, сигналы поступают на выходы соответственно второго элемента ИЛИ третьей группы 12 и третьего элемента ИЛИ четвертой группы 13. В соответствии с табл. 1 и 2 сигналы поступают на первый информационный и второй управляющий входы третьего коммутатора 19. В данном случае γ_α1 = γ_β1, γ_α2 ≠ γ_β2 и, следовательно, сигналы имеются на инверсном выходе первого сумматора 9 по модулю два и прямом выходе второго сумматора 16 по модулю два. На выходе третьего элемента И 32 имеется сигнал, который поступает на вход четвертого блока 26 элементов И (производится выбор табл. 5). Значение результата, равное 13, поступает через блок 28 элементов ИЛИ и далее через первый блок 11 элементов И по сигналу с входа 10 запуска устройства на выход 29 устройства. Проверка: 4 х 7 mod 15 = 13 mod 15.Example 1. Let it be necessary to determine the result of the operation of modular multiplication for α = (α ₁ , α ₂ ) = 4 = (1, 4) and β = (β ₁ , β ₂ ) = 7 = (1, 2 ) When α ₁ = 1, the signal goes to the output of the second element OR 6 groups. Since α ₂ = 4, and β ₂ = = 2, the signals are fed to the outputs of the second OR element of the third group 12 and of the third OR element of the fourth group 13, respectively. 1 and 2, the signals are fed to the first information and second control inputs of the third switch 19. In this case, γ _α1 = γ _β1 , γ _α2 ≠ γ _β2 and, therefore, the signals are present at the inverse output of the first adder 9 modulo two and the direct output of the second adder 16 modulo two. At the output of the third element And 32 there is a signal that is fed to the input of the fourth block 26 of And elements (the choice of table. 5). The value of the result, equal to 13, enters through the block of 28 OR elements and then through the first block of 11 elements AND upon the signal from the input 10 of the launch device to the output 29 of the device. Check: 4 x 7 mod 15 = 13 mod 15.

П р и м е р 2. Пусть необходимо определить результат операции модульного умножения для α = 6 = (0, 1) и β = 7 = (1, 2). При α₁= 0 сигнал поступает на выход первого элемента ИЛИ первой группы 5, а при α₂ = 1 - на выход второго элемента ИЛИ третьей группы 12. Прохождение второго операнда аналогично примеру 1. В соответствии с табл. 1 и 2 сигналы поступают на нулевой информационный и второй управляющий входы третьего коммутатора 19. В данном случае γ_α1 = γ_β1, γ_α2 = γ_β2 , поэтому на выходе четвертого элемента И 33 имеется сигнал (выбирается табл. 3). Результат операции модульного умножения, равный 12, в двоичном коде через соответствующие цепи поступает на выход 29 устройства. Проверка: 6 х 7 mod 15 = 12 mod 15.Example 2. Let it be necessary to determine the result of the operation of modular multiplication for α = 6 = (0, 1) and β = 7 = (1, 2). When α ₁ = 0, the signal goes to the output of the first OR element of the first group 5, and when α ₂ = 1 - to the output of the second OR element of the third group 12. The passage of the second operand is analogous to example 1. In accordance with table. 1 and 2, the signals are fed to the zero information and second control inputs of the third switch 19. In this case, γ _α1 = γ _β1 , γ _α2 = γ _β2 , therefore, there is a signal at the output of the fourth AND 33 element (Table 3 is selected). The result of the operation of modular multiplication, equal to 12, in binary code through the appropriate circuit is supplied to the output 29 of the device. Check: 6 x 7 mod 15 = 12 mod 15.

Техническое преимущество изобретения по сравнению с прототипом состоит в существенном упрощении устройства. В частности, для m = 15 требуется всего 15 элементов И для построения всех трех коммутаторов, для прототипа необходимо иметь 42 элемента И. В общем случае выигрыш происходит примерно в m/2 раз, что существенно упрощает построение устройства модульного умножения как за счет уменьшения логических элементов, так и связей между ними. The technical advantage of the invention compared with the prototype is a significant simplification of the device. In particular, for m = 15, only 15 elements are required. And to build all three switches, for the prototype you need 42 elements I. In general, the gain is approximately m / 2 times, which greatly simplifies the construction of a modular multiplication device as by reducing the logical elements and the connections between them.

Достоверность достижения цели подтверждается примерами выполнения операции модульного умножения для m = 15. The reliability of achieving the goal is confirmed by examples of the operation of modular multiplication for m = 15.

Claims

DEVICE FOR NUMBERING OF NUMBERS BY MODULE, containing the first and second decoders, OR elements of the first and second groups, the first and second OR elements, the first switch, the first encoder, the first block of AND elements, the first adder modulo two, and the inputs of the first and second device factors connected to the inputs of the first and second decoders, respectively, the first outputs of the corresponding groups of which are connected to the corresponding inputs of the elements OR of the first and second groups, respectively, the outputs of the first senior groups of the first and second of encoders are connected to the corresponding inputs of the first and second elements OR, respectively, the outputs of which are connected respectively to the first and second inputs of the first adder modulo two, the device start input is connected to the first inputs of the elements AND of the first block, characterized in that the device contains OR elements of the third and fourth groups, the third and fourth elements OR, the second adder modulo two, the first to fourth elements And, the second and third switches, the second to fourth encoders, the second to fifth blocks AND elements, block of OR elements, second outputs of the corresponding groups of the first and second decoders are connected to the corresponding inputs of the OR elements of the third and fourth groups, outputs of the second senior groups of the first and second decoders are connected to the corresponding inputs of the third and fourth elements, the outputs of which are connected to the first and the second inputs, respectively, of the second adder modulo two, the outputs of the OR elements of the first and third groups are connected to the information inputs of the first and second switches, respectively, the control inputs of which are connected to the outputs of the OR elements of the second and fourth groups, respectively, the outputs of the first and second switches are connected to the information and control inputs, respectively, of the third switch, the outputs of which are connected to the corresponding inputs from the first to the fourth encoders, the outputs of which are connected to the first inputs of the elements And second to fifth blocks, the outputs of which are connected to the corresponding inputs of the elements OR block, the outputs of which are connected to the second inputs of the elements AND of the first block, the outputs of which are device outputs, the direct output of the first adder modulo two is connected to the first inputs of the first and second elements And, the inverse output of the first adder modulo two is connected to the first inputs of the third and fourth elements And, the direct output of the second adder modulo two is connected to the second the inputs of the first and third elements And, the inverse output of the second adder modulo two is connected to the second inputs of the second and fourth elements And, the outputs of the elements And from the first to fourth are connected to the second inputs e ementov And with the second to fifth blocks, respectively.