RU2133978C1

RU2133978C1 - Signal monitoring circuit

Info

Publication number: RU2133978C1
Application number: RU97116197A
Authority: RU
Inventors: Хонг Янг-Соо
Original assignee: Самсунг Электроникс Ко., Лтд.
Priority date: 1996-12-23
Filing date: 1997-09-29
Publication date: 1999-07-27
Also published as: FR2757724A1; DE19738346A1; FR2757724B1; JPH10200393A; GB9721972D0; GB2320630A8; DE19738346C2; GB2320630B; KR19980051638A; CN1186383A; GB2320630A

Abstract

FIELD: detecting initiation of second system when heavily chattering signal arrives at it from first system. SUBSTANCE: circuit incorporates first logic section that functions to reduce input signal chatter and second logic section meant to determine moment when transfer to lower level occurs at output of first logic section for the first time and also to inform second system about the fact that initial moment of output signal is detected. EFFECT: improved reliability of detecting initial moment of response to heavily chattering signal. 4 dwg

Description

Настоящее изобретение относится к схеме контроля сигнала и, более точно к схеме контроля сигнала, предназначенной для определения начального момента времени действия, в который приходит сильно дребезжащий сигнал. The present invention relates to a signal monitoring circuit and, more specifically, to a signal monitoring circuit designed to determine the initial moment of time at which a strongly rattling signal arrives.

В соответствии со способом, в котором, как показано на фиг. 1, передача сигнала между системами осуществляется без модуляции сигнала, когда входной сигнал по линии передачи 3 передается системой A 2, системой передачи сигнала, система B 4 подает принятый входной сигнал без дискретизации сигнала непосредственно на встроенный блок обработки входного сигнала 6. According to a method in which, as shown in FIG. 1, the signal is transmitted between the systems without modulating the signal, when the input signal on the transmission line 3 is transmitted by system A 2, the signal transmission system, system B 4 delivers the received input signal without sampling the signal directly to the built-in processing unit of the input signal 6.

Однако из-за того, что на вход блока обработки входного сигнала 6 подается сильный дребезг входного сигнала, начальный момент действия блока точно не определяется, в результате чего система B 4 работает с ошибками. Эти ошибки препятствуют взаимодействию системы B 4 с системой A 2. However, due to the fact that a strong chatter of the input signal is supplied to the input of the processing unit of the input signal 6, the initial moment of action of the block is not precisely determined, as a result of which the B 4 system works with errors. These errors prevent the interaction of system B 4 with system A 2.

На фиг. 4 показана временная диаграмма сильно дребезжащего входного сигнала, подаваемого на блок обработки входного сигнала 6. Причины ошибочного функционирования системы B 4 далее более подробно описываются со ссылками на фиг. 4. Во время нерабочих участков t1 и t3, когда входной сигнал не подается, в линии передачи 3, связывающей системы A 2 и B 4, поддерживается высокий логический уровень HIGH. В то же время, на рабочем участке t2, когда входной сигнал поступает в линию передачи 3 из системы A 2, логический уровень в линии передачи 3 сменяется с высокого HIGH на низкий LOW. Блок обработки входного сигнала 6 системы B 4 осуществляет обработку сигнала в отношении огибающей сигнала после момента передачи как входного сигнала, выдаваемого системой A 2. Однако в начальный период рабочего участка t1, показанного на фиг. 4, обычно имеет место участок длительностью до 10 мкс, когда сигнал изменяется от высокого уровня HIGH до низкого уровня LOW. Во время этого периода наблюдается дребезг. При этом дребезг означает состояние, при котором высокочастотная составляющая сигнала постоянно изменяет значение центральной частоты. Так как скорость работы системы составляет десятки нс, дребезг на участке t4, когда логический уровень изменяется от высокого HIGH до низкого LOW, приводит к сбоям в работе системы. In FIG. 4 is a timing chart of a highly rattling input signal supplied to the input signal processing unit 6. The reasons for the erroneous operation of system B 4 are described in more detail below with reference to FIG. 4. During idle sections t1 and t3, when the input signal is not supplied, a high logic level HIGH is maintained in the transmission line 3 connecting the systems A 2 and B 4. At the same time, on the working section t2, when the input signal enters the transmission line 3 from system A 2, the logic level in the transmission line 3 changes from high HIGH to low LOW. The input signal processing unit 6 of system B 4 carries out signal processing with respect to the signal envelope after the moment of transmission as an input signal issued by system A 2. However, in the initial period of the working section t1 shown in FIG. 4, a portion typically lasts up to 10 μs when the signal changes from a high HIGH to a low LOW. During this period, bounce is observed. In this case, bounce means a state in which the high-frequency component of the signal constantly changes the value of the center frequency. Since the speed of the system is tens of ns, bounce in the t4 region, when the logic level changes from high HIGH to low LOW, leads to system malfunctions.

Таким образом, в основу настоящего изобретения положена задача разработки схемы контроля сигнала, предназначенной для определения начального момента времени действия, в который приходит сильно дребезжащий сигнал. Thus, the present invention is based on the task of developing a signal monitoring circuit designed to determine the initial moment of action at which a strongly rattling signal arrives.

В соответствии с одной особенностью настоящего изобретения схема, выполненная в соответствии с настоящим изобретением, понижает скорость дискретизации сигнала тактовым генератором, когда сигнал изменяет значение с высокого уровня на низкое значение, удерживаемое по окончании дребезга благодаря чему на блок обработки входного сигнала подается более точная копия входного сигнала. In accordance with one aspect of the present invention, a circuit in accordance with the present invention reduces the sampling rate of a signal by a clock when the signal changes from a high level to a low value held at the end of bounce, thereby providing a more accurate copy of the input signal to the input processing unit signal.

Фиг. 1 показана схема известной на практике передачи сигнала между двумя системами;
фиг. 2 - схема передачи сигнала между двумя системами в соответствии с одним вариантом воплощения настоящего изобретения;
фиг. 3 - подробная принципиальная схема для схемы контроля сигнала, приведенной на фиг. 2;
фиг. 4 - временная диаграмма входного сигнала с сильным дребезгом.FIG. 1 shows a diagram of a signal transmission known in practice between two systems;
FIG. 2 is a signal transmission diagram between two systems in accordance with one embodiment of the present invention;
FIG. 3 is a detailed circuit diagram for the signal control circuit shown in FIG. 2;
FIG. 4 is a timing diagram of an input signal with a strong bounce.

Далее со ссылками на сопутствующие чертежи приводится подробное описание предпочтительного варианта воплощения настоящего изобретения. Отметим, что на чертежах одинаковые элементы обозначены одинаковыми ссылочными номерами. With reference to the accompanying drawings, a detailed description will now be made of a preferred embodiment of the present invention. Note that in the drawings, the same elements are denoted by the same reference numbers.

На фиг. 2 показано, что система B 4 дополнительно оснащена схемой 10 контроля сигнала, предназначенной для определения момента времени, когда впервые отмечается переход к низкому LOW уровню дребезжащего сигнала. Схема контроля сигнала предотвращает сбои в работе системы B 4 за счет подачи в блок обработки сигнала 6, сигнала выявления перехода к низкому уровню (СПНУ), в результате чего блок обрабатывает входной сигнал, подаваемый по линии 3, после участка его дребезжания. In FIG. 2 shows that system B 4 is additionally equipped with a signal monitoring circuit 10 for determining a point in time when a transition to a low LOW level of a rattling signal is first observed. The signal monitoring circuit prevents the B 4 system from malfunctioning by supplying signal 6 to the low-level detection signal (SPNU) to the processing unit, as a result of which the unit processes the input signal supplied through line 3 after its rattling portion.

На фиг. 3 показано, что схема 10 контроля сигнала включает несколько цепочек 22-34, 38-46 и два триггера 36 и 48. Участки логической цепочки, включающие инвертор 22 и два элемента И-НЕ 24 и 26, выделены как схема 20 подавления дребезга, предназначенная для снижения дребезга сигнала. Сокращение дребезга заключается в единообразном приведении различных мгновенных частот к самой большей. Сигнал, прошедший первоначальное понижение дребезга в схеме 20 подавления дребезга, затем квантуется (тактируется) логическими цепочками 28-34, 38-46 и двумя триггерами 36 и 48, в результате чего получают сигнал выявления перехода к низкому уровню СПНУ. In FIG. 3 shows that the signal control circuit 10 includes several chains 22-34, 38-46 and two triggers 36 and 48. The parts of the logical chain, including the inverter 22 and two NAND 24 and 26 elements, are allocated as a chatter suppression circuit 20 to reduce the bounce of the signal. Reducing bounce is the uniform reduction of various instantaneous frequencies to the highest. The signal that has passed the initial bounce reduction in the bounce suppression circuitry 20 is then quantized (clocked) by logic chains 28-34, 38-46 and two triggers 36 and 48, resulting in a signal to detect a transition to a low level of SPNU.

Сигналами, подаваемыми в схему 10 контроля сигнала, являются входной сигнал с системы A 2, тактовый сигнал ТЧ и управляющие сигналы УС. Из схемы 10 контроля выдается сигнал СПНУ. The signals supplied to the signal monitoring circuit 10 are the input signal from the A 2 system, the PM clock signal and the control signals of the DC. From the circuit 10 of the control signal is issued SPNU.

На фиг. 4 показано, что на нерабочем участке t1 входной сигнал имеет высокий уровень, управляющий сигнал УС также имеет высокий уровень. Сигнал обратной связи также имеет высокий уровень. Во время рабочего участка t2 входной сигнал и управляющий сигнал УС имеют низкий уровень LOW. In FIG. 4 it is shown that in the non-working section t1 the input signal is at a high level, the control signal US is also at a high level. The feedback signal is also high. During the working phase t2, the input signal and the control signal US have a low LOW level.

Далее работа схемы 10 контроля сигнала поясняется со ссылками на фиг. 3 и фиг. 4. Next, the operation of the signal monitoring circuit 10 is explained with reference to FIG. 3 and FIG. 4.

На нерабочем участке t1 логические состояния соответствующих цепочек следующие. Управляющий сигнал УС находится в высоком уровне, выходной сигнал схемы ИЛИ 42 имеет низкий уровень, выходной сигнал схемы ИЛИ 44 имеет высокий уровень, выходной сигнал схемы И 46 имеет низкий уровень, а выходной сигнал D-триггера 48 имеет высокий уровень. Входной сигнал имеет высокий уровень, а выходной сигнал инвертора 22 имеет низкий уровень. Логическое состояние сигнала обратной связи, подаваемого на один из входов схемы И 24, соответствует высокому уровню, в результате чего выходной сигнал этой схемы имеет высокий уровень, а выходной сигнал схемы И-НЕ 26 имеет низкий уровень. Выходной сигнал инвертора 28 имеет высокий уровень, выходной сигнал схемы ИЛИ-НЕ 32 имеет низкий уровень и выходной сигнал инвертора 40 имеет низкий уровень, в результате чего выходной сигнал схемы И 34 имеет низкий уровень. Так как выходной сигнал D-триггера 36, который срабатывает в соответствии с тактовыми импульсами ТЧ, имеет низкий уровень, сигнал СПНУ с выхода инвертора 38 имеет высокий уровень. On the non-working section t1, the logical states of the corresponding chains are as follows. The control signal US is at a high level, the output signal of the OR circuit 42 is low, the output signal of the OR circuit 44 is high, the output signal of the AND circuit 46 is low, and the output signal of the D-flip-flop 48 is high. The input signal is high, and the output of the inverter 22 is low. The logical state of the feedback signal supplied to one of the inputs of the AND 24 circuit corresponds to a high level, as a result of which the output signal of this circuit has a high level, and the output signal of the AND-NOT 26 circuit has a low level. The output signal of the inverter 28 is high, the output signal of the OR-NOT circuit 32 is low and the output signal of the inverter 40 is low, as a result of which the output signal of the AND circuit 34 is low. Since the output signal of the D-flip-flop 36, which is triggered in accordance with the clock pulses of the PM, has a low level, the signal from the output of the inverter 38 has a high level.

При переходе с нерабочего участка t1 на рабочий участок t2 управляющий сигнал УС изменяет состояние с высокого уровня на низкий уровень. На протяжении всех четырех участков с t1 по t4 сигнал СПНУ сохраняет низкий уровень, несмотря на все изменения входного сигнала, включая дребезг. When switching from a non-working section t1 to a working section t2, the control signal US changes the state from a high level to a low level. Throughout all four sections t1 through t4, the SPNU signal remains low despite all changes in the input signal, including bounce.

В данной ситуации блок 6 обработки входного сигнала системы B 4 действует при низком уровне сигнала СПНУ так, что низкий уровень входного сигнала определяется только один раз, начиная с того момента, когда сигнал начинает дребезжать. При этом сбои в работе системы предотвращаются за счет точного выявления сигнала, характеризующего режим работы. In this situation, the input signal processing unit 6 of the system B 4 operates at a low signal level of the SPNU so that the low level of the input signal is determined only once, starting from the moment when the signal starts to rattle. In this case, system malfunctions are prevented by accurately identifying the signal characterizing the operating mode.

Как было отмечено выше, в настоящем изобретении предложена схема контроля сигнала, предназначенная для определения начального момента времени действия, когда приходит входной сигнал с сильным дребезгом, и исключающая сбои в работе системы, обрабатывающей принимаемый входной сигнал. As noted above, the present invention proposes a signal monitoring circuit designed to determine the initial moment of action when the input signal comes with a strong bounce, and eliminates malfunctions in the system that processes the received input signal.

Следовательно, ясно, что настоящее изобретение не ограничивается не только приведенным в описании конкретным предпочтительным вариантом воплощения изобретения, но оно не ограничивается и любыми другими приведенными вариантами воплощения, а очерчивается нижеследующей формулой. Therefore, it is clear that the present invention is not limited not only to the specific preferred embodiment of the invention described in the description, but it is not limited to any of the other described embodiments, but is outlined by the following formula.

Claims

A signal control circuit for determining the initial instant of arrival of an input signal with a strong bounce from the first system to the second system, characterized in that it contains a section of the first logic circuit to reduce the bounce of the input signal, made with the possibility of uniformly bringing the various instantaneous frequencies to the largest, the second logical section a circuit configured to determine a point in time when, at the output of a portion of a first logic circuit, a transition to a low level first occurs, and the ability to output a signal transition to a low level.