RU2129332C1

RU2129332C1 - Gray-code pulse counter with control

Info

Publication number: RU2129332C1
Application number: RU97104576A
Authority: RU
Inventors: Е.И. Рыжаков; И.И. Дикарев; Г.И. Шишкин
Original assignee: Министерство Российской Федерации по атомной энергии
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 1999-04-20

Abstract

FIELD: pulse engineering. SUBSTANCE: counter has control flip-flop, EXCLUSIVE OR gate, inverter, RS flip-flop, first and second NOR gates, bit EXCLUSIVE OR gates, bit NOR gates, complementing flip- flops, first-bit logic element, second-bit OR gate, third-bit NOR gate, first and second additional NOR gates, count-pulse bus, zeroing bus, and control output. Novelty is introduction of NOR gate, organization of EXCLUSIVE OR gate output, introduction of additional RS flip-flop reset input, and new interconnections of parts. EFFECT: improved operating reliability. 1 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления. The invention relates to a pulse technique and can be used in computing devices and control systems.

Известен счетчик импульсов в коде Грея (см. авторское свидетельство СССР N 1156253 от 13.12.83, МКИ: H 03 K 21/40, "Счетчик импульсов в коде Грея", Э. К. Есипов, Г.И. Шишкин, опубликовано 15.05.85, Бюл. N 18), содержащий в каждом разряде триггер, первый и второй элементы И и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого кроме первого разряда соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ предыдущего разряда, первый вход - с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда, а второй вход - с прямым выходом триггера данного разряда, счетный вход которого соединен с выходом первого элемента И, первый вход которого, кроме первого разряда, соединен с прямым выходом триггера предыдущего разряда, а также первый и второй D-триггеры, третий элемент И и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первые входы вторых элементов И каждого, кроме первого, разряда соединены с инверсным выходом триггера предыдущего разряда, вторые входы - с вторыми входами первых элементов И и с выходом второго элемента И предыдущего разряда, а выход - с вторыми входами первых элементов И последующего разряда, первые входы первого и второго элементов И первого разряда соединены соответственно с инверсным и прямым выходами первого D-триггера, вторые входы соединены с C-входом первого D-триггера и с выходом третьего элемента И, первый вход которого соединен с инверсным выходом второго D-триггера, а второй вход - с его первым C-входом и с шиной счетных импульсов, второй C-вход второго D-триггера соединен с установочной шиной и с входами обнуления триггеров разрядов, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с вторым D-входом второго D-триггера и с D-входом первого D-триггера, инверсный выход которого соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым D-входом второго D-триггера. The pulse counter in the Gray code is known (see USSR author's certificate N 1156253 dated 12/13/83, MKI: H 03 K 21/40, "The pulse counter in the Gray code", E. K. Esipov, G.I. Shishkin, published 15.05 .85, Bull. N 18), containing a trigger in each category, the first and second AND elements and the first EXCLUSIVE OR element, the output of which except the first category is connected to the first input of the first EXCLUSIVE OR element of the previous category, the first input - with the output of the first EXCLUSIVE element OR subsequent discharge, and the second input - with a direct output of the trigger of this discharge, a counting input which is connected to the output of the first element And, the first input of which, in addition to the first category, is connected to the direct output of the trigger of the previous discharge, as well as the first and second D-triggers, the third element AND and the second element EXCLUSIVE OR, and the first inputs of the second elements AND of each, in addition to the first, the discharge is connected to the inverse of the trigger of the previous discharge, the second inputs to the second inputs of the first AND elements and to the output of the second AND element of the previous discharge, and the output to the second inputs of the first AND elements of the subsequent discharge, the first the inputs of the first and second elements And the first category are connected respectively to the inverse and direct outputs of the first D-trigger, the second inputs are connected to the C-input of the first D-trigger and the output of the third element And, the first input of which is connected to the inverse output of the second D-trigger, and the second input - with its first C-input and with the bus of counting pulses, the second C-input of the second D-trigger is connected to the installation bus and to the inputs of zeroing the triggers of the discharges, the output of the first element EXCLUSIVE OR of the first discharge is connected to the first input of the second element is the exclusive OR, a second D-input of the second D-flip-flop with the D-input of the first D-flip-flop, an inverse output of which is coupled to a second input of the second exclusive OR element whose output is connected to a first D-input of the second D-flip-flop.

Недостатком данного счетчика является недостаточная полнота контроля в связи с отсутствием контроля установки в исходное состояние триггеров разрядов. The disadvantage of this counter is the lack of completeness of control due to the lack of control of the installation in the initial state of the discharge triggers.

Известен счетчик импульсов в коде Грея с контролем (см. патент РФ N 1697583 от 05.09.89, МКИ: H 03 K 21/40, "Счетчик импульсов в коде Грея с контролем", И.И. Дикарев, Л.Б. Егоров, Г.И. Шишкин, опубликовано 10.06.95 БИ N 16), содержащий два управляющих D-триггера со статическим управлением, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, элемент ИЛИ-НЕ, D-триггер с инверсным тактовым входом, контрольный выход и n разрядов, где n ≥ 2, каждый из которых содержит D-триггер, элемент ИЛИ-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и логический элемент, выполненный в каждом разряде, начиная с второго, в виде элемента ИЛИ, в каждом разряде первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с информационным входом и прямым выходом D-триггера данного разряда, в каждом разряде, кроме первого, первый вход элемента ИЛИ-НЕ соединен с инверсным выходом D-триггера предыдущего разряда, прямой выход D-триггера которого соединен с первым входом логического элемента последующего разряда, второй вход логического элемента которого соединен с вторым входом элемента ИЛИ-НЕ того же разряда и выходом логического элемента предыдущего разряда, в каждом разряде, кроме последнего, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда, первый и второй входы элемента ИЛИ-НЕ первого разряда соединены соответственно с инверсным выходом и тактовым входом первого управляющего D-триггера, прямой выход которого соединен с первым входом логического элемента первого разряда и первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом второго управляющего D-триггера, а выход - с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к шине счетных импульсов, тактовому входу второго управляющего D-триггера и через инвертор - к второму входу логического элемента первого разряда и тактовому входу первого управляющего D-триггера, информационный вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда и информационным входом второго управляющего D-триггера, вход сброса которого подключен к шине обнуления и входу сброса D-триггера каждого разряда, тактовый вход которого соединен с выходом элемента ИЛИ-НЕ данного разряда, а первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последнего разряда соединен с шиной управления, инверсный выход D-триггера с инверсным тактовым входом соединен с контрольным выходом, логический элемент в первом разряде содержит первый и второй дополнительные элементы ИЛИ-НЕ, первый и второй входы первого дополнительного элемента ИЛИ-НЕ являются соответственно первым и вторым входами логического элемента, в котором выход первого дополнительного элемента ИЛИ-НЕ соединен с первым входом второго дополнительного элемента ИЛИ-НЕ, выход которого соединен с выходом логического элемента, первый и второй входы элемента ИЛИ-НЕ счетчика соединены соответственно с прямым выходом D-триггера последнего разряда и выходом логического элемента последнего разряда, а выход - с вторым входом второго дополнительного элемента ИЛИ-НЕ логического элемента первого разряда и установочным S-входом D-триггера с инверсным тактовым входом, установочный R-вход которого соединен с шиной обнуления и третьим входом второго дополнительного элемента ИЛИ-НЕ логического элемента первого разряда, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с инверсным тактовым входом D-триггера, информационный вход которого соединен с шиной нулевого потенциала и входами установки первого управляющего D-триггера, шина обнуления соединена с входами установки второго управляющего D-триггера и D-триггеров разрядов. The known pulse counter in the Gray code with control (see RF patent N 1697583 dated 09/05/89, MKI: H 03 K 21/40, "The pulse counter in the Gray code with control", II Dikarev, LB Egorov , GI Shishkin, published June 10, 95 BI No. 16), containing two control D-flip-flops with static control, two EXCLUSIVE OR elements, an inverter, an OR-NOT element, a D-trigger with an inverse clock input, a control output and n bits, where n ≥ 2, each of which contains a D-trigger, an OR-NOT element, an EXCLUSIVE OR element, and a logic element performed in each category, starting from the second, in de of the OR element, in each category, the first and second inputs of the EXCLUSIVE OR element are connected respectively to the information input and the direct output of the D-trigger of this category, in each category, except for the first, the first input of the OR-NOT element is connected to the inverse output of the D-trigger of the previous category whose direct output of the D-flip-flop is connected to the first input of the logic element of the subsequent discharge, the second input of the logical element of which is connected to the second input of the OR-NOT element of the same category and the output of the logical element of the previous series, in each category, except for the last, the first input of the EXCLUSIVE OR element is connected to the output of the EXCLUSIVE OR element of the subsequent discharge, the first and second inputs of the OR-NOT element of the first category are connected respectively to the inverse output and the clock input of the first control D-trigger, whose direct output connected to the first input of the logic element of the first category and the first input of the first element EXCLUSIVE OR, the second input of which is connected to the direct output of the second control D-trigger, and the output is connected to the first input of the second an EXCLUSIVE OR element, the second input of which is connected to the bus of counting pulses, the clock input of the second control D-trigger and through the inverter to the second input of the logic element of the first category and the clock input of the first control D-trigger, the information input of which is connected to the output of the EXCLUSIVE OR first the discharge and the information input of the second control D-flip-flop, the reset input of which is connected to the reset bus and the reset input of the D-flip-flop of each category, the clock input of which is connected to the output of the element OR NOT of this category, and the first input of the EXCLUSIVE OR element of the last category is connected to the control bus, the inverse output of the D-trigger with an inverse clock input is connected to the control output, the logic element in the first category contains the first and second additional elements OR, NOT, the first and the second inputs of the first additional OR element are NOT the first and second inputs of the logic element, in which the output of the first additional element OR is NOT connected to the first input of the second additional element OR AND-NOT, the output of which is connected to the output of the logic element, the first and second inputs of the OR-NOT element of the counter are connected respectively to the direct output of the D-trigger of the last digit and the output of the logic element of the last discharge, and the output is connected to the second input of the second additional element OR-NOT the logic element of the first category and the installation S-input of the D-flip-flop with an inverse clock input, the installation R-input of which is connected to the zeroing bus and the third input of the second additional element OR NOT the logical element of the first p zryada, the output of the second member exclusive OR is connected to an inverted clock input of D-flip-flop having an information input coupled to a bus ground potential and the inputs of the installation of the first control D-flip-flop, the bus reset is connected to the input for setting the second control D-trigger and D-triggers discharges.

Недостатком данного счетчика является низкая надежность функционирования, связанная:
1) с низкой надежностью контроля триггерных устройств, осуществляемого во время действия импульса начальной установки, обусловленной тем, что наличие исходного состояния триггерного устройства, контролируемое по прямому выходу, еще не свидетельствует, что это состояние триггер сохранит после окончания указанного импульса (в частности, при таком контроле не проверяется целостность цепей обратной связи триггерного устройства, исправность логического элемента 19 ИЛИ, см. схему D-триггера, приведенную на фиг. 2 описания к авторскому свидетельству N 1697583);
2) с возможностью ложного переключения D-триггера второго разряда счетчика за счет формирования импульса помехи на его C-входе во время первого переключения D-триггера первого разряда;
3) с возможностью одновременного формирования сигналов "лог. 1" на R и S-входах D-триггера с инверсным тактовым входом; при использовании в качестве указанного D-триггера микросхем в интегральном исполнении такой режим работы D-триггера является запрещенным.The disadvantage of this counter is the low reliability associated with:
1) with low reliability of the control of the trigger devices, carried out during the pulse of the initial installation, due to the fact that the presence of the initial state of the trigger device, controlled by direct output, does not yet indicate that the trigger will retain this state after the end of the specified pulse (in particular, when this control does not check the integrity of the feedback circuits of the trigger device, the health of the logical element 19 OR, see the D-trigger circuit shown in Fig. 2 descriptions of the author’s witness property N 1697583);
2) with the possibility of false switching of the D-trigger of the second discharge of the counter due to the formation of an interference pulse at its C-input during the first switching of the D-trigger of the first discharge;
3) with the possibility of simultaneous generation of “log. 1” signals at the R and S-inputs of a D-trigger with an inverse clock input; when using integrated circuits as the specified D-trigger, this mode of operation of the D-trigger is prohibited.

Задачей, решаемой предлагаемым техническим решением, является создание счетчика импульсов в коде Грея с контролем с повышенной надежностью функционирования. The problem solved by the proposed technical solution is the creation of a pulse counter in the Gray code with control with increased reliability.

Технический результат, заключающийся в повышении надежности функционирования, достигается тем, что в счетчик импульсов в коде Грея с контролем, содержащий шину счетных импульсов, шину обнуления, управляющий и контрольный триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, первый элемент ИЛИ-НЕ и контрольный выход, в каждом разряде - триггер, элемент ИЛИ-НЕ и логический элемент, в каждом разряде с первого по (n-1)-й, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом шина счетных импульсов подключена к тактовому входу управляющего триггера и ко входу инвертора, шина обнуления соединена с входами сброса контрольного триггера, управляющего триггера и триггера каждого разряда, тактовый вход которого соединен с выходом элемента ИЛИ-НЕ данного разряда, в каждом разряде, с первого по (n-2)-й, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с прямым выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда, в каждом разряде с первого по (n-1)-й, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с прямым выходом триггера данного разряда, в каждом разряде, кроме первого, первый вход элемента ИЛИ-НЕ соединен с инверсным выходом триггера предыдущего разряда, прямой выход которого соединен с первым входом логического элемента последующего разряда, второй вход логического элемента каждого разряда, кроме первого, соединен с выходом логического элемента предыдущего разряда, первый и второй входы логического элемента первого разряда соединены соответственно с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом инвертора, выход логического элемента последнего разряда соединен со вторым входом первого элемента ИЛИ-НЕ счетчика, логический элемент выполнен в каждом разряде с второго по (n-1)-й в виде элемента ИЛИ, логический элемент в первом разряде содержит первый и второй дополнительные элементы ИЛИ-НЕ, первый и второй входы первого дополнительного элемента ИЛИ-НЕ являются соответственно первым и вторым входами логического элемента, в котором выход первого дополнительного элемента ИЛИ-НЕ соединен с первым входом второго дополнительного элемента ИЛИ-НЕ, выход которого соединен с выходом логического элемента, введен второй элемент ИЛИ-НЕ, в элемент ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда введен инверсный выход, контрольный триггер выполнен в виде RS-триггера с дополнительным входом сброса, управляющий триггер и триггеры разрядов выполнены в виде счетных триггеров, а логический элемент последнего разряда выполнен в виде элемента ИЛИ-НЕ, третий вход которого соединен с C-входом счетного триггера счетчика, инверсный выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямой выход которого соединен с дополнительным входом сброса RS-триггера, прямой выход которого подключен к контрольному выходу, а инверсный выход и S-вход соединены соответственно с первым и вторым входами первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого подключен к шине обнуления, а выход - ко второму входу дополнительного элемента ИЛИ-НЕ логического элемента первого разряда, второй вход первого дополнительного элемента ИЛИ-НЕ которого соединен с первым входом элемента ИЛИ-НЕ данного разряда, второй вход которого соединен с инверсным выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ данного разряда, прямой выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ предпоследнего разряда соединен с инверсным выходом счетного триггера последнего разряда. The technical result, which consists in increasing the reliability of operation, is achieved by the fact that the pulse counter in the Gray code with control contains a bus of counting pulses, a zeroing bus, control and control triggers, an EXCLUSIVE OR element, an inverter, the first OR-NOT element and a control output, in each category there is a trigger, an OR-NOT element and a logic element, in each category from the first to the (n-1) th, the element is EXCLUSIVE OR, while the bus of the counting pulses is connected to the clock input of the control trigger and to the input of the inverter, the bus reset is connected to the reset inputs of the control trigger, control trigger, and trigger of each category, the clock input of which is connected to the output of the OR-element of this category, in each category, from the first to (n-2) -th, the first input of the EXCLUSIVE OR element is connected to the direct output of the EXCLUSIVE OR element of the subsequent discharge, in each category from the first to the (n-1) th, the second input of the EXCLUSIVE OR element is connected to the direct output of the trigger of this category, in each category, except the first, the first input of the OR-NOT element is connected to inverse output m of the trigger of the previous category, the direct output of which is connected to the first input of the logical element of the next category, the second input of the logical element of each category, except the first, is connected to the output of the logical element of the previous category, the first and second inputs of the logical element of the first category are connected respectively to the first input of the EXCLUSIVE element OR and the inverter output, the output of the logic element of the last digit is connected to the second input of the first element of the OR-NOT counter, the logic element is made in each bit from the second to the (n-1) th in the form of an OR element, the logic element in the first category contains the first and second additional elements OR NOT, the first and second inputs of the first additional element OR NOT are the first and second inputs of the logic element, in which the output of the first additional OR-NOT element is connected to the first input of the second additional OR-NOT element, the output of which is connected to the output of the logic element, the second OR-NOT element is entered, the inverse element is entered in the EXCLUSIVE OR element of the first category move, the control trigger is made in the form of an RS-trigger with an additional reset input, the control trigger and the discharge triggers are made in the form of counting triggers, and the logic element of the last bit is made in the form of an OR-NOT element, the third input of which is connected to the C-input of the counting trigger of the counter whose inverse output is connected to the second input of the EXCLUSIVE OR element, the direct output of which is connected to the additional reset input of the RS flip-flop, the direct output of which is connected to the control output, and the inverse output and S-input are connected respectively, with the first and second inputs of the first OR-NOT element, the output of which is connected to the first input of the second OR-NOT element, the second input of which is connected to the zeroing bus, and the output - to the second input of the additional OR-NOT element of the logical element of the first category, the second input the first additional OR-NOT element which is connected to the first input of the OR-NOT element of this category, the second input of which is connected to the inverse output of the EXCLUSIVE OR element of this category, the direct output of which is connected to the first input of the element and exclusive OR, the first input of the EXCLUSIVE OR penultimate bit is connected to the flip-flop inverted output countable last digit.

Указанная совокупность признаков позволяет повысить надежность функционирования счетчика за счет исключения запрещенного режима работы контрольного триггера, за счет исключения формирования помехи на счетном входе триггера второго разряда в момент первого переключения триггера первого разряда, а также за счет организации контроля исходного состояния триггерных устройств разрядов после окончания импульса начальной установки. The specified set of features allows you to increase the reliability of the counter by eliminating the prohibited mode of operation of the control trigger, by eliminating the formation of interference at the counting input of the trigger of the second discharge at the time of the first switching of the trigger of the first discharge, as well as by organizing control of the initial state of the trigger devices of the discharges after the end of the pulse initial installation.

На чертеже представлена принципиальная электрическая схема счетчика импульсов в коде Грея с контролем. The drawing shows a circuit diagram of a pulse counter in a Gray code with control.

Счетчик содержит управляющий триггер 1, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2, инвертор 3, RS-триггер 4, первый 5 и второй 6 элементы ИЛИ-НЕ, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1, 7.2 разрядов, элементы ИЛИ-НЕ 8.1 - 8.3 разрядов, счетные триггеры 9.1 - 9.3 разрядов, логический элемент 10.1 первого разряда, элемент ИЛИ 10.2 второго разряда, элемент ИЛИ-НЕ 10.3 третьего разряда, первый и второй дополнительные элементы ИЛИ-НЕ 11, 12 логического элемента 10.1, шину 13 счетных импульсов, шину 14 обнуления, контрольный выход 15. The counter contains a control trigger 1, an element EXCLUSIVE OR 2, an inverter 3, RS-trigger 4, the first 5 and second 6 elements OR NOT, elements EXCLUSIVE OR 7.1, 7.2 bits, elements OR NOT 8.1 - 8.3 bits, counting triggers 9.1 - 9.3 bits, logic element 10.1 of the first category, element OR 10.2 of the second category, element OR-NOT 10.3 of the third category, first and second additional elements OR-NOT 11, 12 of the logic element 10.1, bus 13 of the counting pulses, bus 14 zeroing, control output 15 .

Первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1 соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.2, первый вход которого соединен с инверсным выходом счетного триггера 9.3. Вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1, 7.2 соединены соответственно с прямыми выходами счетных триггеров 9.1, 9.2 и первыми входами элемента ИЛИ 10.2 и элемента ИЛИ-НЕ 10.3. Инверсные выходы триггеров 9.1, 9.2 соединены с первыми входами элементов ИЛИ-НЕ 8.2, 8.3 соответственно, первый вход элемента ИЛИ-НЕ 8.1 соединен с инверсным выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1, прямой выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 и к первому входу логического элемента 10.1, ко второму входу которого подключен выход инвертора 3 и второй вход элемента ИЛИ-НЕ 8.1. Выходы элементов ИЛИ-НЕ 8.1 - 8.3 соединены соответственно с C-входами триггеров 9.1 - 9.3, R-входы которых соединены с R-входом триггера 1, R-входом RS-триггера 4, первым входом второго элемента ИЛИ-НЕ 6 и подключены к шине 14 обнуления. Вторые входы элементов ИЛИ-НЕ 8.2, 8.3 подключены к выходу логического элемента 10.1, входу элемента ИЛИ 10.2 и к выходу элемента ИЛИ 10.2 и второму входу элемента ИЛИ-НЕ 10.3 соответственно. Входы логического элемента 10.1 подключены соответственно к первому и второму входам элемента ИЛИ-НЕ 11, выход которого подключен к первому входу элемента ИЛИ-НЕ 12, второй вход которого подключен к выходу элемента ИЛИ-НЕ 6, второй вход которого подключен к выходу элемента ИЛИ-НЕ 5, первый вход которого соединен с инверсным выходом RS-триггера 4, а второй вход соединен с S-входом RS-триггера 4 и выходом элемента ИЛИ-НЕ 10.3, третий вход которого соединен с C-входом триггера 1, входом инвертора 3 и подключен к шине 13 счетных импульсов. Инверсный выход триггера 1 соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2, выход которого соединен с дополнительным R-входом RS-триггера 4, прямой выход которого подключен к контрольному выходу 15. Выход элемента ИЛИ-НЕ 12 соединен с выходом логического элемента 10.1. The first input of the EXCLUSIVE OR 7.1 element is connected to the output of the EXCLUSIVE OR 7.2 element, the first input of which is connected to the inverse output of the counting trigger 9.3. The second inputs of the elements EXCLUSIVE OR 7.1, 7.2 are connected respectively with the direct outputs of the counting triggers 9.1, 9.2 and the first inputs of the element OR 10.2 and the element OR NOT 10.3. The inverse outputs of triggers 9.1, 9.2 are connected to the first inputs of the elements OR-NOT 8.2, 8.3, respectively, the first input of the element OR-NOT 8.1 is connected to the inverse output of the element EXCLUSIVE OR 7.1, the direct output of which is connected to the first input of the element EXCLUSIVE OR 2 and to the first input logical element 10.1, to the second input of which the output of the inverter 3 and the second input of the element OR NOT 8.1 are connected. The outputs of the elements OR-NOT 8.1 - 8.3 are connected respectively to the C-inputs of the triggers 9.1 - 9.3, the R-inputs of which are connected to the R-input of the trigger 1, the R-input of the RS-trigger 4, the first input of the second element OR-NOT 6 and connected to bus 14 zeroing. The second inputs of the OR-NOT 8.2, 8.3 elements are connected to the output of the logic element 10.1, the input of the OR 10.2 element and the output of the OR 10.2 element and the second input of the OR-NOT 10.3 element, respectively. The inputs of the logic element 10.1 are connected respectively to the first and second inputs of the element OR-NOT 11, the output of which is connected to the first input of the element OR-NOT 12, the second input of which is connected to the output of the element OR-NOT 6, the second input of which is connected to the output of the element OR- NOT 5, the first input of which is connected to the inverse output of the RS-trigger 4, and the second input is connected to the S-input of the RS-trigger 4 and the output of the OR-NOT 10.3 element, the third input of which is connected to the C-input of trigger 1, the inverter 3 input and connected to the bus 13 counting pulses. The inverse output of trigger 1 is connected to the second input of the EXCLUSIVE OR 2 element, the output of which is connected to the additional R-input of the RS-trigger 4, the direct output of which is connected to the control output 15. The output of the OR-NOT 12 element is connected to the output of the logic element 10.1.

Счетчик импульсов в коде Грея с контролем работает следующим образом. The pulse counter in the Gray code with control works as follows.

В исходном состоянии на шине 13 присутствует сигнал "лог. 0", т.е. счетный сигнал отсутствует. При правильном функционировании счетчика при поступлении на шину 14 обнуления импульса положительной полярности разрядные триггеры 9.1, 9.2, 9.3, управляющий триггер 1 и RS-триггер 4 устанавливаются в исходное нулевое состояние, характеризующееся наличием сигнала "лог. 0" на прямом выходе и сигнала "лог. 1" на инверсном выходе указанных триггеров. В результате этого на прямом выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1 первого разряда действует сигнал "лог. 1", который блокирует прохождение счетного сигнала во второй и третий разряды счетчика, а сигнал "лог. 0" на инверсном выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1 разрешает прохождение счетного сигнала на C-вход триггера 9.1 первого разряда. Импульс обнуления вызывает сигнал "лог. 0" на выходе элемента ИЛИ-НЕ 6 и, так как на входах элемента ИЛИ-НЕ 11 действуют сигналы "лог. 1", на выходе элемента ИЛИ-НЕ 12 поддерживается сигнал "лог. 1", под действием которого в отсутствии счетного сигнала на выходе элемента ИЛИ-НЕ 10.3 третьего разряда устанавливается сигнал "лог. 0". На дополнительном R-входе RS-триггера 4 в это время также действует сигнал "лог. 0". После окончания импульса обнуления на инверсном выходе RS-триггера 4 сохраняется сигнал "лог. 1", который поддерживает сигнал "лог. 0" на выходе элемента ИЛИ-НЕ 5, в результате этого на выходе элемента ИЛИ-НЕ 6 устанавливается сигнал "лог. 1", под действием которого на выходе логического элемента 10.1 устанавливается сигнал "лог. 0". В случае, если все триггеры 9.1, 9.2, 9.3 разрядов сохраняют исходное состояние, на первом и втором входах элемента ИЛИ-НЕ 10.3 действуют сигналы "лог. 0" и при отсутствии счетного сигнала на шине 13 на третьем входе элемента ИЛИ-НЕ 10.3 также действует сигнал "лог. 0", тогда на его выходе устанавливается сигнал "лог. 1", который, действуя на S-вход RS-триггера 4, устанавливает сигнал "лог. 0" на его инверсном выходе и сигнал "лог. 1" на прямом выходе, являющийся контрольным выходом 15. Указанные сигналы на выходах RS-триггера 4 свидетельствуют о сохранении триггерами 9.1, 9.2, 9.3 исходного состояния после окончания импульса обнуления. In the initial state on the bus 13 there is a signal "log. 0", i.e. no counting signal. With the correct functioning of the counter, when the pulse of zero polarity is received on the bus 14, the discharge triggers 9.1, 9.2, 9.3, the control trigger 1, and the RS trigger 4 are set to the initial zero state, characterized by the presence of a “log. 0” signal at the direct output and a “log” signal . 1 "at the inverse output of these triggers. As a result, at the direct output of the EXCLUSIVE OR 7.1 element of the first category, the signal “log. 1” acts, which blocks the passage of the counting signal to the second and third bits of the counter, and the signal “log. 0” at the inverse output of the element EXCLUSIVE OR 7.1 allows the passage of the counting signal on the C-input of the trigger 9.1 of the first category. The zeroing pulse causes a “log. 0” signal at the output of the OR-NOT 6 element and, since the “log. 1” signals act on the inputs of the OR-NOT 11 element, the “log. 1” signal is supported at the output of the OR-NOT 12 element, under the action of which, in the absence of a counting signal, the signal "log. 0" is set at the output of the OR-NOT 10.3 element of the third category. At the additional R-input of the RS-flip-flop 4, the signal "log. 0" also acts at this time. After the zeroing pulse has ended, the “log. 1” signal is saved at the inverse output of the RS-trigger 4, which supports the “log. 0” signal at the output of the OR-NOT 5 element, as a result of which the “log. 1 ", under the action of which the signal" log. 0 "is set at the output of the logic element 10.1. In the event that all triggers of the 9.1, 9.2, 9.3 bits retain their initial state, the "log. 0" signals act on the first and second inputs of the OR-NOT 10.3 element and, in the absence of a counting signal on bus 13, the third input of the OR-NOT 10.3 element also the "log. 0" signal is active, then the signal "log. 1" is set at its output, which, acting on the S-input of the RS-trigger 4, sets the signal "log. 0" at its inverse output and the signal is "log. 1" at the direct output, which is the control output 15. These signals at the outputs of the RS-trigger 4 indicate the preservation of the triggers 9.1, 9.2, 9.3 of the initial state after the end of the reset pulse.

Под действием первого счетного импульса, поступающего по шине 13 счетчика в виде сигнала "лог. 1", на выходе элемента ИЛИ-НЕ 10.3 устанавливается сигнал "лог. 0", который, поступая на второй вход элемента ИЛИ-НЕ 5, устанавливает на его выходе сигнал "лог. 1", и, соответственно, на выходе элемента ИЛИ-НЕ 6 устанавливается сигнал "лог. 0", в результате чего на выходе логического элемента 10.1 и, соответственно, на выходе элемента ИЛИ 10.2 формируются сигналы "лог. 1". По срезу первого счетного импульса происходит переключение в состояние "лог. 1" управляющего триггера 1 и триггера 9.1 первого разряда, на инверсном выходе которого устанавливается сигнал "лог. 0", при этом элемент ИЛИ-НЕ 8.2 заблокирован по второму входу сигналом "лог. 1" с выхода логического элемента 10.1, поэтому исключается возможность формирования помеховых импульсов на C-входе триггера 9.2 второго разряда. Сигнал "лог. 1" на прямом выходе триггера 9.1 первого разряда изменяет выходные сигналы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1 на противоположные, а также поддерживает сигнал "лог. 1" на выходе элемента ИЛИ 10.2 и, соответственно, на выходе элемента 10.3 также поддерживается сигнал "лог. 0". Таким образом, на первом входе элемента ИЛИ-НЕ 11 и на втором входе элемента ИЛИ-НЕ 12 присутствуют сигналы "лог. 0", в результате чего схема подготавливается к приему второго счетного импульса, поступающего во второй разряд счетчика. Элемент ИЛИ-НЕ 8.2 также подготовлен сигналом "лог. 0" с инверсного выхода триггера 9.1 для прохождения второго счетного сигнала, который не может переключить триггер 9.1 первого разряда, так как элемент ИЛИ-НЕ 8.1 заблокирован сигналом "лог. 1" с инверсного выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1. Изменение сигналов с "лог. 1" на "лог. 0" на обоих входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 не вызовет изменения сигнала на его выходе и поэтому RS-триггер 4 сохранит прежнее состояние. Under the action of the first counting pulse received via the meter bus 13 in the form of a “Log. 1” signal, the output of the OR-NOT 10.3 element is set to the “Log. 0” signal, which, entering the second input of the OR-NOT 5 element, sets it to the output signal is “log. 1”, and, accordingly, the signal “log. 0” is set at the output of the element OR-NOT 6, as a result of which the signals “log. 1 are generated at the output of the logic element 10.1 and, accordingly, at the output of the element OR 10.2 " By cutting the first counting pulse, the control trigger 1 and the trigger 9.1 of the first category are switched to the “log. 1” state, at the inverse output of which the “log. 0” signal is set, while the OR-NOT 8.2 element is blocked by the second input by the “log” signal. 1 "from the output of logic element 10.1, therefore, the possibility of generating jamming pulses at the C-input of trigger 9.2 of the second category is excluded. The signal "log. 1" at the direct output of the trigger 9.1 of the first category changes the output signals of the element EXCLUSIVE OR 7.1 to the opposite, and also supports the signal "log. 1" at the output of the element OR 10.2 and, accordingly, the output of the element 10.3 also supports the signal "log . 0 ". Thus, at the first input of the OR-NOT 11 element and at the second input of the OR-NOT 12 element there are “log. 0” signals, as a result of which the circuit is prepared to receive a second counting pulse entering the second digit of the counter. The OR-NOT 8.2 element is also prepared by the “log. 0” signal from the inverse output of trigger 9.1 to pass the second counting signal, which cannot switch the trigger 9.1 of the first category, since the OR-NOT 8.1 element is blocked by the “log. 1” signal from the inverse output of the element EXCLUSIVE OR 7.1. Changing the signals from "log. 1" to "log. 0" at both inputs of the EXCLUSIVE OR 2 element will not cause a change in the signal at its output and therefore the RS-trigger 4 will retain its previous state.

При нормальном функционировании счетчика на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 могут формироваться короткие помеховые импульсы за счет разного количества логических элементов в цепях, связанных с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2, а также за счет технологического разброса задержек переключения указанных элементов. Чтобы RS-триггер 4, регистрирующий сбои счетчика, не срабатывал от коротких помеховых импульсов, необходимо, чтобы он был помехоустойчивым (см., например, книгу В.С. Гутникова "Интегральная электроника в измерительных устройствах", Ленинград, "Энергия", 1980, стр. 206, рис. 12-4 или авторское свидетельство СССР N 1226616, H 03 K 3/286 от 02.11.84, "Помехоустойчивый триггер", С.Д. Додик и др., опубл. 23.04.86, БИ N 15). During normal operation of the counter, EXCLUSIVE OR 2 elements may produce short jamming pulses due to the different number of logic elements in the circuits associated with the first and second inputs of the EXCLUSIVE OR 2 element, as well as due to the technological spread of switching delays of these elements. In order for the RS-trigger 4, which registers counter failures, not to be triggered by short interference pulses, it is necessary that it is noise-resistant (see, for example, the book by V. S. Gutnikov "Integrated Electronics in Measuring Devices", Leningrad, "Energy", 1980 , p. 206, Fig. 12-4 or USSR author's certificate N 1226616, H 03 K 3/286 dated 02.11.84, “Noise-resistant trigger”, SD Dodik et al., published on 04.23.86, BI N fifteen).

При поступлении по шине 13 второго и последующих счетных импульсов происходит переключение разрядов счетчика в соответствии с логикой кода Грея: срезом нечетного импульса переключается триггер 9.1, срезом четных переключаются старшие разряды счетчика, при этом переключение осуществляется в разряде, следующем за самым младшим, находящимся в состоянии "лог. 1". Управляющий триггер 1 переключается срезом каждого счетного сигнала, что обеспечивает сигналы одинаковых логических уровней по входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 и, соответственно, поддерживает на его выходе сигнал "лог. 0", свидетельствующий о правильной работе счетчика. Upon receipt of the second and subsequent counting pulses via bus 13, the counter bits are switched in accordance with the logic of the Gray code: trigger 9.1 is switched by a slice of an odd pulse, the highest bits of the counter are switched by a slice of even ones, and switching is carried out in the discharge following the smallest one in the state "log. 1". The control trigger 1 is switched by a slice of each counting signal, which provides signals of the same logical levels at the inputs of the EXCLUSIVE OR 2 element and, accordingly, supports the “log. 0” signal at its output, which indicates the correct operation of the counter.

Рассмотрим работу счетчика в случае, если один или несколько разрядов не установились в исходное состояние на начальном этапе его работы. В этом случае на одном или нескольких прямых выходах триггеров 9.1, 9.2, 9.3 после окончания импульса обнуления появляется сигнал "лог. 1", что приводит к поддержанию сигнала "лог. 0" на выходе элемента ИЛИ-НЕ 10.3. Таким образом, из-за отсутствия сигнала "лог. 1" на S-входе RS-триггер 4 останется в исходном состоянии, а сигнал "лог. 0" на контрольном выходе 15 свидетельствует о неисправности в одном или нескольких разрядах счетчика. Consider the operation of the counter in the event that one or more discharges are not restored to their original state at the initial stage of its operation. In this case, at one or more direct outputs of triggers 9.1, 9.2, 9.3, after the end of the zeroing pulse, the signal “log. 1” appears, which leads to the maintenance of the signal “log. 0” at the output of the OR-NOT 10.3 element. Thus, due to the absence of the “log. 1” signal at the S-input, the RS-flip-flop 4 will remain in its original state, and the “log. 0” signal at the control output 15 indicates a malfunction in one or more bits of the counter.

Рассмотрим, как обнаруживаются сбои в работе счетчика, начиная с момента окончания импульса обнуления. Предположим, что контроль состояния триггеров 9.1, 9.2, 9.3 подтвердил установку их в исходное состояние, что привело к установлению на контрольном выходе 15 сигнала "лог. 1". Дальнейшее изменение состояния счетчика может осуществляться только под действие счетных сигналов. В случае, если любое нечетное количество разрядов счетчика в результате какого-либо отказа в паузе изменили свое состояние, тогда на выходе элемента ИЛИ-НЕ 10.3 и на прямом выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.1 установятся сигналы "лог. 0". Сигнал "лог. 0" на первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 вызовет формирование сигнала "лог. 1" на его выходе, в результате чего RS-триггер 4 переключится и на контрольном выходе 15 установится сигнал "лог. 0", свидетельствующий об обнаружении сбоя. Если же под действием счетного импульса по шине 13 в любом такте работы произошло переключение любого четного количества разрядов или вообще ни один разряд не переключился, тогда произойдет рассогласование работы разрядных триггеров 9.1, 9.2, 9.3 и управляющего триггера 1, т.е. на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 установятся сигналы разных логических уровней, что также приведет к формированию на дополнительном R-входе RS-триггера 4 сигнала "лог. 1", который установит на контрольном выходе 15 сигнал "лог. 0", являющийся признаком сбоя в работе счетчика. Consider how failures are detected in the counter, starting from the moment the zeroing pulse ends. Suppose that monitoring the status of triggers 9.1, 9.2, 9.3 confirmed that they were set to their initial state, which led to the establishment of a “log. 1” signal at the control output 15. A further change in the state of the counter can be carried out only under the action of the counting signals. If any odd number of bits of the counter as a result of any failure in the pause has changed its state, then the output of the OR-NOT 10.3 element and the direct output of the EXCLUSIVE OR 7.1 element will be set to “log. 0” signals. The signal “log. 0” at the first input of the EXCLUSIVE OR 2 element will cause the formation of the signal “log. 1” at its output, as a result of which the RS-trigger 4 will switch and the signal “log. 0” will be established at the control output 15, indicating a failure detection . If, under the action of the counting pulse on bus 13, any even number of digits is switched in any operation cycle or none of the digits is switched at all, then the operation of the discharge triggers 9.1, 9.2, 9.3 and the control trigger 1 will mismatch at the inputs of the EXCLUSIVE OR 2 element, signals of different logical levels will be established, which will also lead to the formation of a “log. 1” signal on the additional R-input of the RS-trigger 4, which will set a signal “log. 0” at the control output 15, which is a sign of failure in work counter.

Таким образом, из описания видно, что предлагаемый объект по сравнению с прототипом имеет следующие преимущества:
1) обладает повышенной полнотой контроля на начальном этапе работы схемы за счет возможности контроля исходного состояния разрядных триггеров 9.1, 9.2, 9.3 после окончания импульса обнуления;
2) исключена возможность формирования импульса помехи на счетном входе триггера второго разряда, в момент переключения триггера первого разряда;
3) при правильном функционировании счетчика исключена возможность одновременного формирования сигналов "лог. 1" на R и S-входах контрольного RS-триггера.Thus, the description shows that the proposed object in comparison with the prototype has the following advantages:
1) has increased completeness of control at the initial stage of the circuit due to the ability to control the initial state of the discharge triggers 9.1, 9.2, 9.3 after the end of the reset pulse;
2) the possibility of generating an interference pulse at the counting input of the trigger of the second discharge, at the moment of switching the trigger of the first discharge, is excluded;
3) with the correct functioning of the counter, the possibility of simultaneous generation of “log. 1” signals at the R and S inputs of the RS control trigger is excluded.

В целях подтверждения осуществимости заявляемого объекта и достижения технического результата в институте построен и испытан лабораторный макет счетчика импульсов, выполненный по приведенной на фигуре схеме. Проведенные испытания показали осуществимость счетчика импульсов в коде Грея с контролем и показали его практическую ценность. In order to confirm the feasibility of the claimed object and achieve a technical result, a laboratory model of a pulse counter was constructed and tested at the institute, made according to the diagram shown in the figure. The tests showed the feasibility of a pulse counter in the Gray code with control and showed its practical value.

Claims

The counter of impulses in the Gray code with control, containing the bus of counting pulses, the zeroing bus, the control and control triggers, the EXCLUSIVE OR element, the inverter, the first OR-NOT element and the control output, in each category - the trigger, the OR-NOT element and the logical element, in each category, from the first to the (n-1) th, the element is EXCLUSIVE OR, while the bus of the counting pulses is connected to the clock input of the control trigger and to the input of the inverter, the reset bus is connected to the reset inputs of the control trigger, control trigger and trigger of each discharge, the clock input of which is connected to the output of the OR element of the given discharge, in each category, from the first to the (n-2) th, the first input of the EXCLUSIVE OR element is connected to the direct output of the EXCLUSIVE OR element of the subsequent discharge, in each discharge, with the first by the (n-1) th, second input of the EXCLUSIVE OR element is connected to the direct output of the trigger of this category, in each category, except for the first, the first input of the OR-NOT element is connected to the inverse output of the trigger of the previous category, the direct output of which is connected to the first logic input subsequent discharge, the second input of the logical element of each category, except the first, is connected to the output of the logical element of the previous category, the first and second inputs of the logical element of the first category are connected respectively to the first input of the element exclusive OR and to the inverter output, the output of the logical element of the last discharge is connected to the second by the input of the first element of the OR-NOT counter, the logic element is executed in each category, from the second to the (n-1) -th, in the form of an OR element, the logical element in the first category contains the first and the second additional OR-NOT elements, the first and second inputs of the first additional OR-NOT element are respectively the first and second inputs of the logic element, in which the output of the first additional OR-NOT element is connected to the first input of the second additional OR-NOT element, the output of which is connected with the output of the logical element, the second input of the first additional OR-NOT element of the logical element is connected to the first input of the OR-NOT element of this category, characterized in that the second OR-NOT element is inserted into it, and An inverse output is introduced into the EXCLUSIVE OR element of the first bit, the control trigger is made in the form of an RS-trigger with an additional reset input, the control trigger and the discharge triggers are made in the form of countable triggers, and the logical element of the last bit is made in the form of an OR-NOT element, the third input of which connected to the C-input of the counting trigger of the counter, the inverse output of which is connected to the second input of the EXCLUSIVE OR element, the direct output of which is connected to the additional reset input of the RS-trigger, the direct output of which is connected is accessible to the control output, and the inverse output and S-input are connected respectively to the first and second inputs of the first OR-NOT element, the input of which is connected to the first input of the second OR-NOT element, the second input of which is connected to the zeroing bus, and the output to the second input of the second additional OR element of the logical element of the first category, the second input of the OR element of the first category is connected to the inverse output of the EXCLUSIVE OR element of this category, the direct output of which is connected to the first input of the EXCLUSIVE OR element, the first od EXCLUSIVE OR gate is connected to the penultimate digit counting flip-flop inverted output of the last discharge.