RU2099720C1

RU2099720C1 - Digital spectrum analyzer

Info

Publication number: RU2099720C1
Application number: RU94028881A
Authority: RU
Inventors: В.Н. Кондращенко; Г.В. Макаров; А.Б. Токарев
Original assignee: Воронежский государственный технический университет
Priority date: 1994-08-02
Filing date: 1994-08-02
Publication date: 1997-12-20
Also published as: RU94028881A

Abstract

FIELD: digital radio measurement technology. SUBSTANCE: digital spectrum analyzer has input matching unit the input of which serves as input of digital spectrum analyzer, analog-to-digital converter, multiplier, read-only storage of weight function coefficients, specialized processor of Fourier fast conversion, on-line storage of results of specialized processor of Fourier fast conversion the output of which is output of digital spectrum analyzer, clock-pulse generator, and control device, as well as adder, buffer on-line storage, address conversion unit, and switching circuit. First input of adder is connected to multiplier output and its output, to input of specialized processor of Fourier fast conversion and to switching circuit input, the output of which is connected to data input of buffer on-line storage. Output of the latter is connected to second input of adder, and address input is connected to output of address conversion unit. Input of address conversion unit is connected to address forming unit the reset input of which is connected to control device which is also connected to control inputs of specialized processor of Fourier fast conversion, on-line storage of conversion results and of switching circuit. EFFECT: higher resolution of digital spectrum analyzer. 3 dwg

Description

Предлагаемое устройство относится к цифровой радиоизмерительной технике и может быть использовано для исследования спектра радиосигналов. The proposed device relates to digital radio engineering and can be used to study the spectrum of radio signals.

Известен цифровой анализатор спектра [1] выполняющий накопление отсчетов входного сигнала и осуществляющий дискретное преобразование Фурье (ДПФ) накопленной выборки. Такой анализатор спектра позволяет для сигнала, включающего набор синусоидальных составляющих бесконечной длительности, получать достаточно высокую разрешающую способность по частоте. Недостатком анализатора является значительное подавление радиосигналов небольшой длительности. The known digital spectrum analyzer [1] performs the accumulation of samples of the input signal and performs discrete Fourier transform (DFT) of the accumulated sample. Such a spectrum analyzer allows for a signal including a set of sinusoidal components of infinite duration to obtain a sufficiently high frequency resolution. The disadvantage of the analyzer is the significant suppression of radio signals of short duration.

Известен также цифровой анализатор спектра (ЦАС) [2] являющийся прототипом предлагаемого изобретения и состоящий из блока согласования по входу, вход которого является входом ЦАС, аналого-цифрового преобразователя (АЦП), умножителя, постоянного запоминающего устройства (ПЗУ) коэффициентов весовой функции, специализированного процессора быстрого преобразования Фурье (БПФ), оперативного запоминающего устройства (ОЗУ) результатов ДПФ, выход которого является выходом ЦАС, тактового генератора и устройства управления. Разрешающая способность такого ЦАС, нормированная к ширине анализируемой полосы частот, определяется величиной
РС_ЦАС F_РС/(0,5 F_Д) 2•РС_ВФ/N,
где F_РС разрешающая способность ЦАС в Гц, F_Д частота дискретизации, РС_ВФ разрешающая способность применяемой весовой функции в бинах [3] N количество точек преобразования Фурье в спектральной области. При фиксированном N разрешающая способность ЦАС тем выше, чем меньше величина РС_ВФ. Минимальное значение этой величины равно 2, однако используемые на практике весовые функции, обеспечивающие большой динамический диапазон ЦАС, имеют РС_ВФ, заметно превышающую 2 бина. Таким образом, недостатком известного ЦАС является невысокая разрешающая способность.Also known is a digital spectrum analyzer (CAC) [2] which is the prototype of the invention and consists of an input matching unit, the input of which is the CAC input, an analog-to-digital converter (ADC), a multiplier, read-only memory (ROM) coefficients of the weight function, specialized fast Fourier transform processor (FFT), random access memory (RAM) of the DFT results, the output of which is the output of the CAC, a clock generator and a control device. The resolution of such a CAC, normalized to the width of the analyzed frequency band, is determined by
RS _CAC F _RS / (0.5 F _D ) 2 • RS _VF / N,
where F _RS resolution CAC in Hz, F _D sampling frequency, RS _WF resolution of the applied weight function in bins [3] N is the number of points of the Fourier transform in the spectral region. With a fixed N, the resolution of the CAC is higher, the lower the value of the RS _WF . The minimum value of this value is 2, however, the weight functions used in practice, which provide a large dynamic range of the CAC, have _WF RS noticeably greater than 2 bins. Thus, the disadvantage of the known CAC is the low resolution.

Изобретение направлено на повышение разрешающей способности ЦАС. The invention is aimed at increasing the resolution of the CAC.

Это достигается тем, что в известный цифровой анализатор спектра введены дополнительно сумматор, буферное оперативное запоминающее устройство (ОЗУ), блок преобразования адреса и схема коммутации, причем первый вход сумматора соединен с выходом умножителя, а выход с входом специализированного процессора БПФ и входом схемы коммутации, выход которой соединен с информационным входом буферного ОЗУ, выход которого соединен с вторым входом сумматора, а адресный вход соединен с выходом блока преобразования адреса, вход которого соединен с блоком формирования адреса, вход сброса которого соединен с устройством управления, которое соединено также с управляющими входами специализированного процессора БПФ, ОЗУ результатов преобразования и схемы коммутации. This is achieved by the fact that an adder, a buffer random access memory (RAM), an address conversion unit and a switching circuit are added to the well-known digital spectrum analyzer, the first input of the adder being connected to the output of the multiplier, and the output with the input of a specialized FFT processor and the input of the switching circuit, the output of which is connected to the information input of the buffer RAM, the output of which is connected to the second input of the adder, and the address input is connected to the output of the address conversion unit, the input of which is connected to the th address generation, whose reset input is connected to a control device which is also connected to the control inputs of a specialized FFT processor, RAM conversion results and switching circuits.

На фиг.1 представлена структурная схема предлагаемого цифрового анализатора спектра; на фиг.2 временная диаграмма этапов работы устройства; на фиг. 3 схема преобразования входного сигнала в ходе накопления. Позиции на фиг.1 обозначают: 1 блок согласования по входу, 2 аналого-цифровой преобразователь (АЦП), 3 умножитель, 4 постоянное запоминающее устройство (ПЗУ) коэффициентов весовой функции, 5 сумматор, 6 буферное оперативное запоминающее устройство, 7 специализированный процессор быстрого преобразования Фурье, 8 оперативное запоминающее устройство (ОЗУ) результатов ДПФ, 9 тактовый генератор, 10 блок формирования адреса, 11 - блок преобразования адреса, 12 схема коммутации, 13 устройство управления. Позиции на фиг.3 обозначают: а используемая весовая функция, б входной сигнал, в набор фрагментов произведения входного сигнала и весовой функции, г сигнал, преобразуемый из временной в частотную область. Figure 1 presents the structural diagram of the proposed digital spectrum analyzer; figure 2 is a timing diagram of the stages of operation of the device; in FIG. 3 diagram of the conversion of the input signal during the accumulation. The positions in figure 1 indicate: 1 input matching unit, 2 analog-to-digital converter (ADC), 3 multiplier, 4 read-only memory (ROM) of the weight function coefficients, 5 adder, 6 buffer random access memory, 7 specialized fast conversion processor Fourier, 8 random access memory (RAM) DFT results, 9 clock generator, 10 address generation unit, 11 - address translation unit, 12 switching circuit, 13 control device. Positions in figure 3 indicate: a used weight function, b input signal, into a set of fragments of the product of the input signal and weight function, d signal converted from time to frequency domain.

Цифровой анализатор спектра состоит из блока согласования по входу 1, вход которого является входом ЦАС, а выход соединен с аналоговым входом аналого-цифрового преобразователя (АЦП) 2, выход которого соединен с первым входом умножителя 3, второй вход которого соединен с выходом постоянного запоминающего устройства (ПЗУ) 4 коэффициентов весовой функции, а выход соединен с первым входом сумматора 5, второй вход которого соединен с выходом буферного ОЗУ 6, а выход соединен с входом специализированного процессора 7 быстрого преобразования Фурье (БПФ), выход которого соединен с оперативным запоминающим устройством (ОЗУ) результатов ДПФ 8, выход которого является выходом ЦАС, тактового генератора 9, выход которого соединен с входом синхронизации АЦП 2 и с входом синхронизации блока формирования адреса 10, выход которого соединен с адресным входом ПЗУ коэффициентов весовой функции 4 и с входом блока преобразования адреса 11, выход которого соединен с адресным входом буферного ОЗУ 6, вход которого соединен с выходом схемы коммутации 12, информационный вход которой соединен с выходом сумматора 5, а вход управления соединен с устройством управления 13, которое соединено также с входом сброса блока формирования адреса 10, и управляющими входами специализированного процессора БПФ 7 и ОЗУ результатов ДПФ 8. ПЗУ коэффициентов весовой функции 4 имеет объем M•N ячеек, где N размерность БПФ, М число циклов накопления, выбираемое в пределах М 2 4 в соответствии с используемой весовой функцией (см. ниже). The digital spectrum analyzer consists of a matching unit at input 1, the input of which is the input of the CAC, and the output is connected to the analog input of the analog-to-digital converter (ADC) 2, the output of which is connected to the first input of the multiplier 3, the second input of which is connected to the output of the permanent storage device (ROM) 4 coefficients of the weight function, and the output is connected to the first input of the adder 5, the second input of which is connected to the output of the buffer RAM 6, and the output is connected to the input of a specialized processor 7 fast Fourier transform (FFT), the output of which is connected to the random access memory (RAM) of the results of the DFT 8, the output of which is the output of the CAC, the clock generator 9, the output of which is connected to the synchronization input of the ADC 2 and to the synchronization input of the address generation unit 10, the output of which is connected to the address the input of the ROM of the coefficients of the weight function 4 and with the input of the address conversion unit 11, the output of which is connected to the address input of the buffer RAM 6, the input of which is connected to the output of the switching circuit 12, the information input of which is connected to the output sum torus 5, and the control input is connected to the control device 13, which is also connected to the reset input of the address generation block 10, and the control inputs of the specialized processor FFT 7 and the RAM of the results of the DFT 8. The ROM of the coefficients of the weight function 4 has a volume of M • N cells, where N FFT dimension, M number of accumulation cycles, selected within M 2 4 in accordance with the used weight function (see below).

Рассмотрим цикл работы устройства в соответствии с выделенными (см. фиг. 2) этапами обработки. Consider the cycle of the device in accordance with the selected (see Fig. 2) processing steps.

Перед началом этапа накопления временных отсчетов содержимое всех ячеек ОЗУ 6 равно нулю. По сигналу устройства управления 13 в блоке формирования адреса 2 устанавливается начальный адрес А 0, а схема коммутации 12 подключает выход сумматора 5 к информационному входу буферного ОЗУ 6. Затем за M•N тактов, задаваемых тактовым генератором 9, выполняется ввод последовательности временных отсчетов. При этом в начале каждого такта блок формирования адреса 10 определяет адрес А, по которому из ПЗУ 4 выбирается текущее значение весовой функции и подается на вход умножителя 3. На другой вход умножителя с АЦП 2 подается цифровой код текущего значения входного сигнала, поступающего на вход АЦП с выхода блока согласования по входу 1, который обеспечивает соответствие диапазона изменения значений входного сигнала динамическому диапазону АЦП. Блок преобразования адреса 11 формирует модифицированный адрес А мод А mod N. (Если размерность преобразования Фурье N является целой степенью числа 2, то для формирования А мод достаточно отбрасывать старшие разряды двоичного адреса А.) Значение из ОЗУ 6 по адресу А мод в сумматоре 5 складывается с результатом на выходе умножителя 3 и результат (через схему коммутации 12) вновь заносится по адресу А мод. После ввода (M-1)•N временных отсчетов по сигналам от устройства управления 13 специализированный процессор БПФ 7 переходит в режим ввода данных, а схема коммутации 12 отключает выход сумматора 5 от входа ОЗУ 6 и подает на вход ОЗУ нулевое значение. Таким образом, за последние N тактов накопленная выборка временных отсчетов передается процессору БПФ 7, а ОЗУ обнуляется и тем самым подготавливается к началу нового этапа накопления временных отсчетов. Before the stage of accumulation of time samples, the contents of all cells of RAM 6 is equal to zero. The signal of the control device 13 in the address generation unit 2 sets the initial address A 0, and the switching circuit 12 connects the output of the adder 5 to the information input of the buffer RAM 6. Then, for M • N clock cycles set by the clock generator 9, a sequence of time samples is entered. Moreover, at the beginning of each clock, the address generation unit 10 determines the address A, from which the current value of the weight function is selected from the ROM 4 and fed to the input of the multiplier 3. A digital code of the current value of the input signal to the ADC input is fed to the other input of the multiplier from ADC 2 from the output of the matching unit at input 1, which ensures that the range of variation of the values of the input signal corresponds to the dynamic range of the ADC. The address translation unit 11 generates a modified address A mod A mod N. (If the dimension of the Fourier transform N is an integer power of 2, then it is sufficient to discard the high order bits of binary address A to form the A mod.) The value from RAM 6 at address A of the mod in adder 5 sums up with the result at the output of the multiplier 3 and the result (through the switching circuit 12) is again entered at address A mod. After entering (M-1) • N time samples from the control device 13, the specialized FFT processor 7 enters the data input mode, and the switching circuit 12 disconnects the output of the adder 5 from the input of the RAM 6 and supplies a zero value to the input of the RAM. Thus, over the past N clocks, the accumulated sample of time samples is transferred to the FFT processor 7, and the RAM is zeroed and thereby is prepared for the beginning of a new stage of accumulation of time samples.

В ходе этапа выполнения БПФ поступившие в специализированный процессор БПФ 7 данные преобразуются из временной в частотную область, а параллельно с расчетом, по сигналу устройства управления 13, запускается новый этап накопления временных отсчетов. During the FFT execution phase, the data received in the specialized FFT processor 7 is converted from the time to the frequency domain, and in parallel with the calculation, the signal from the control device 13 starts a new stage of accumulation of time samples.

Рассчитанные специализированным процессором БПФ спектральные отсчеты запоминаются в ОЗУ результатов БПФ 8 и, в ходе этапа фиксации результатов анализа, могут быть записаны во внешнее запоминающее устройство или отображены с помощью какого-либо индикатора (на чертежах не показаны). The spectral counts calculated by a specialized FFT processor are stored in the RAM of the FFT 8 results and, during the stage of fixing the analysis results, can be written to an external storage device or displayed using some indicator (not shown in the drawings).

Дискретизация сигнала x(t) приводит лишь к периодическому по частоте (с периодом F_д) повторению спектра, что не влияет на разрешающую способность, поэтому для оценки изменения разрешающей способности ЦАС сравним результаты преобразования Фурье для непрерывных сигналов.Discretization of the signal x (t) leads only to a frequency-periodic repetition of the spectrum (with a period of F _d ), which does not affect the resolution, therefore, to evaluate the change in the resolution of the CAC, we compare the results of the Fourier transform for continuous signals.

При подходе, используемом в прототипе предлагаемого устройства, в спектральную область преобразуется сигнал

где T_c -длительность используемой выборки сигнала, ω(t) выбранная стандартная весовая функция, rect(t) прямоугольное окно единичной длительности (-0,5<t<0,5). Обозначим спектры входящих в произведение функций соответственно G_x( ω ),

Тогда произведение весовой функции ω₁(t) на прямоугольное окнo имеет спектр

а спектр сигнала на выходе ЦАС представляет собой свертку спектров G_x(ω) и G₁(ω) Поскольку при использовании ДПФ спектр рассчитывается для дискретной сетки частот ω_k= 2πk/T_c то выходной спектр ЦАС-прототипа определяется выражением

В предлагаемом устройстве преобразование адреса в блоке 11 приводит к тому, что произведение входного случайного процесса и весовой функции формируемое за M•N тактов на выходе умножителя 3, разделяется на M фрагментов (см. фиг.3) длительностью T_ф T_с. Эти фрагменты, задерживаемые на разное время задержки, накладываются друг на друга и суммируются в буферном ОЗУ 6. Таким образом, в предлагаемом устройстве реализуется "фрагментированное накопление", вследствие которого сигнал, подвергаемый преобразованию в спектральную область, имеет вид

Спектры входящих в произведение множителей определяют выражениями

Тогда спектр m-го фрагмента выходного сигнала можно представить в виде:

Выполнив суммирование, найдем спектр сигнала y₂(t), формируемого в процессе фрагментированного накопления

Полученное выражение позволяет рассчитать спектр преобразованного устройством сигнала на произвольной частоте, однако поскольку в ходе ДПФ расчет спектральных составляющих производится лишь на дискретной сетке частот ω_k= 2πk/T_ф то выражение можно значительно упростить, а именно

С учетом T_c T_ф, запишем полученный результат в виде

где

Таким образом, при использовании фрагментированного накопления ширина главного лепестка спектра весовой функции в M раз сужается, а размерность БПФ остается постоянной, поэтому разрешающая способность применяемой весовой функции [3] улучшается до величины (в бинах)
РС_ВФ2 max[1+(РС_ВФ1 1)/M, 2]
где РС_ВФ1 разрешающая способность весовой функции прототипа, РС_ВФ2 разрешающая способность весовой функции предлагаемого устройства. Наилучшая разрешающая способность наблюдается когда величина РС_ВФ2 минимальна, поэтому число циклов накопления M следует выбирать равным ближайшему целому числу к величине РС_ВФ1 1.With the approach used in the prototype of the proposed device, the signal is converted into the spectral region

where T _{c is the} duration of the used signal sample, ω (t) is the selected standard weighting function, rect (t) is a rectangular window of unit duration (-0.5 <t <0.5). We denote the spectra of the functions entering the product, respectively, G _x (ω),

Then the product of the weight function ω ₁ (t) by a rectangular window has a spectrum

and the signal spectrum at the output of the CAC is a convolution of the spectra of G _x (ω) and G ₁ (ω) Since when using the DFT, the spectrum is calculated for a discrete frequency grid ω _k = 2πk / T _c then the output spectrum of the CAC prototype is determined by the expression

In the proposed device, the address translation in block 11 leads to the fact that the product of the input random process and the weight function generated in M • N clock cycles at the output of the multiplier 3 is divided into M fragments (see Fig. 3) of duration T _f T _s . These fragments, delayed by different delay times, are superimposed on each other and summed in the buffer RAM 6. Thus, the proposed device implements "fragmented accumulation", due to which the signal subjected to conversion to the spectral region has the form

The spectra of the factors included in the product are determined by the expressions

Then the spectrum of the m-th fragment of the output signal can be represented as:

Having performed the summation, we find the spectrum of the signal y ₂ (t) generated during fragmented accumulation

The resulting expression allows us to calculate the spectrum of the signal converted by the device at an arbitrary frequency, however, since the spectral components are calculated only on a discrete frequency grid ω _k = 2πk / T _f during the DFT, the expression can be significantly simplified, namely

Given T _c T _f , we write the result in the form

Where

Thus, when using fragmented accumulation, the width of the main lobe of the spectrum of the weight function decreases by a factor of M, and the FFT dimension remains constant, therefore, the resolution of the applied weight function [3] improves to a value (in bins)
RS _VF2 max [1+ (RS _VF1 1) / M, 2]
where RS _VF1 resolution of the weight function of the prototype, RS _VF2 resolution of the weight function of the proposed device. The best resolution is observed when the value of RS _{VF2 is} minimal, therefore, the number of accumulation cycles M should be chosen equal to the nearest integer to the value of RS _VF1 1.

Так как накопление выборки временных отсчетов выполняется параллельно с выполнением БПФ, а время T_БПФ, необходимое для выполнения БПФ, обычно во много раз превышает величину T_ф, то и при увеличении в M раз (по сравнению с прототипом) времени ввода последовательности временных отсчетов быстродействие ЦАС в целом не изменяется и определяется лишь быстродействием спецпроцессора БПФ. Выигрыш по разрешающей способности, обеспечиваемый предлагаемым устройство, определяется выражением
R РС_ЦАС1/РС_ЦАС2 РС_ВФ1/РС_ВФ2.Since the accumulation of a sample of time samples is performed in parallel with the FFT, and the time T of the _FFT necessary for performing the FFT is usually many times greater than the value of T _f , then when the time of entering the sequence of time samples increases by M times (compared with the prototype) The CAC as a whole does not change and is determined only by the speed of the FFT special processor. The gain in resolution provided by the proposed device is determined by the expression
R RS _CAS1 / RS _CAS2 RS _VF1 / RS _VF2 .

Величина выигрыша, рассчитанная с использованием (6), (7) для некоторых часто используемых весовых функций, представлена в таблице. The payoff value calculated using (6), (7) for some commonly used weighting functions is presented in the table.

Источники информации. Sources of information.

1 Авторское свидетельство СССР N 1573432, кл. G 01 R 23/16, опублик. 1990. 1 Copyright certificate of the USSR N 1573432, cl. G 01 R 23/16, published. 1990.

2. А.В.Мартынов, Ю.И.Селихов. Панорамные приемники и анализаторы спектра /Под ред. Г.Д.Заварина. М. Советское радио, 1980. С.265. 2. A.V. Martynov, Yu.I. Selikhov. Panoramic receivers and spectrum analyzers / Ed. G.D.Zavarina. M. Soviet Radio, 1980. S. 265.

3. С.Е.Вдовин и др. Разрешающая способность по частоте цифровых анализаторов спектра //Радиотехника, 1990, N 1. 3. S.E. Vdovin et al. Frequency resolution of digital spectrum analyzers // Radio Engineering, 1990, N 1.

Claims

A digital spectrum analyzer (CAC), consisting of an input matching unit, an analog-to-digital converter (ADC), a multiplier, read-only memory (ROM) coefficients of the weight function, a specialized fast Fourier transform processor (FFT), and random access memory (RAM) results conversion, a clock, an address generation unit and a control device, the input of the matching unit being the input of the DAC, the output is connected to the analog input of the ADC, the output of which is connected to the first m is the input of the multiplier, the second input of which is connected to the output of the ROM of the coefficients of the weight function, and the output is connected to the input of a specialized FFT processor, the output of which is connected to the RAM of the conversion results, the output of which is the output of the CAC, the output of the clock generator is connected to the synchronization input of the ADC and to the synchronization input of the block the formation of the address, the output of which is connected to the address input of the ROM of the coefficients of the weight function, characterized in that an adder, a buffer random access memory, are added to it in (RAM), an address conversion unit and a switching circuit, the first adder input connected to the output of the multiplier, and the output with the input of a specialized FFT processor and the input of the switching circuit whose output is connected to the information input of the buffer RAM, the output of which is connected to the second input of the adder, and the address input with the output of the address conversion unit, the input of which is connected to the address generation unit, the reset input of which is connected to a control device, which is also connected to the control inputs of a specialized rotsessora FFT RAM conversion results and switching circuits.