RU2095850C1

RU2095850C1 - Rank calculation unit

Info

Publication number: RU2095850C1
Application number: RU94016533A
Authority: RU
Inventors: А.И. Козлов; Е.И. Черепов; А.Е. Эпов
Original assignee: Институт физики полупроводников СО РАН
Priority date: 1994-05-05
Filing date: 1994-05-05
Publication date: 1997-11-10
Also published as: RU94016533A

Abstract

FIELD: computer engineering. SUBSTANCE: device has shift register 1, group of comparators 2-5, group of multiple-bit delay gates 11-24, adder 6, group of three- input adders 25-28, group of NOT gates 7-10. N-1 groups of single- bit delay gates are introduced to accomplish the goal of invention. EFFECT: simplified design. 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных. The invention relates to computer technology and can be used in specialized computers and data processing devices.

Известен вычислитель рангов данных числовой последовательности [1] содержащий регистр сдвига, наборы компараторов, элементов задержки и трехвходовых сумматоров, многовходовый сумматор. A known rank data calculator for a numerical sequence [1] comprising a shift register, sets of comparators, delay elements and three-input adders, a multi-input adder.

Недостатки такого устройства заключается в том, что оно содержит большое число таких сравнительно сложных электронных узлов, как компараторы, и имеет большие габариты, так как каждый его элемент выполняется в виде отдельного узла. The disadvantages of such a device is that it contains a large number of such relatively complex electronic components, such as comparators, and has large dimensions, since each of its elements is implemented as a separate unit.

Известное устройство для ранжирования чисел [2] выбранное в качестве прототипа, содержит регистр сдвига с N ячейками и отводом от каждой ячейки, где N число сортируемых чисел (размер окна), 2(N-1) компараторов, один (N-1)-входовый сумматор, (N-1) элементов НЕ, N m-разрядных элементов задержки, где m количество разрядов числа N, и (N-1) трехвходовых сумматоров. The known device for ranking numbers [2] selected as a prototype, contains a shift register with N cells and tap from each cell, where N is the number of sortable numbers (window size), 2 (N-1) comparators, one (N-1) - input adder, (N-1) elements NOT, N m-bit delay elements, where m is the number of bits of the number N, and (N-1) three-input adders.

Данное устройство работает следующим образом. При поступлении нового числа в сдвиговый регистр с отводами это число сравнивается первыми (N-1) компараторами с остальными числами, хранящимися в регистре, и (N-1)-входовый сумматор вычисляет ранг нового числа. Ранги чисел, уже находящихся в регистре сдвига, модифицируются трехвходовыми сумматорами при помощи вторых (N-1) компараторов и элементов НЕ. This device operates as follows. When a new number arrives in the shift register with taps, this number is compared by the first (N-1) comparators with the remaining numbers stored in the register, and the (N-1) input adder calculates the rank of the new number. The ranks of numbers already in the shift register are modified by three-input adders using the second (N-1) comparators and NOT elements.

Недостатком этого устройства является большое число таких сравнительно сложных электронных узлов, как компараторы. The disadvantage of this device is the large number of relatively complex electronic components such as comparators.

Цель изобретения упрощение устройства. The purpose of the invention is the simplification of the device.

Поставленная цель достигается тем, что в вычислитель рангов, содержащий регистр сдвига, группу компараторов, группу элементов НЕ, группу m-разрядных элементов задержки, сумматор, группу трехвходовых сумматоров, причем информационный вход регистра сдвига является информационным входом устройства, выход первого разряда сдвигового регистра соединен с первыми входами компараторов, второй вход i-го компаратора, где i=1.(N-1), N количество сортируемых чисел, подключен к выходу (i+1)-го разряда сдвигового регистра, выходы компараторов подключены к соответствующим входам сумматора и входам соответствующих элементов НЕ, выход i-го элемента НЕ подключен к первому входу i-го трехвходового сумматора, вход первого m-разрядного элемента задержки подключен к выходу сумматора, второй вход i-го трехвходового сумматора подключен через i-ый элемент задержки к выходу (i-1)-го трехвходового сумматора, вход тактовых импульсов устройства соединен с тактовыми входами сдвигового регистра и m-разрядных элементов задержки, выходы сумматора и трехвходовых сумматоров образуют выход устройства, введены (N-1) групп одноразрядных элементов задержки, причем выход i-го элемента НЕ соединен со входом (N-i)-ой группы элементов задержки, состоящей из (N-i) последовательно соединенных одноразрядных элементов задержки, выход i-ой группы одноразрядных элементов задержки подключен к третьему входу i-го трехвходового сумматора, а тактовые входы всех одноразрядных элементов задержки присоединены к входу тактовых импульсов устройства. This goal is achieved by the fact that in a rank calculator containing a shift register, a group of comparators, a group of elements NOT, a group of m-bit delay elements, an adder, a group of three-input adders, and the information input of the shift register is the information input of the device, the output of the first bit of the shift register is connected with the first inputs of the comparators, the second input of the i-th comparator, where i = 1. (N-1), N is the number of sorted numbers, connected to the output of the (i + 1) -th category of the shift register, the outputs of the comparators are connected to the corresponding inputs of the adder and the inputs of the corresponding elements are NOT, the output of the i-th element is NOT connected to the first input of the i-th three-input adder, the input of the first m-bit delay element is connected to the output of the adder, the second input of the i-th three-input adder is connected through the i-th element delays to the output of the (i-1) th three-input adder, the input of the device’s clock pulses is connected to the clock inputs of the shift register and m-bit delay elements, the outputs of the adder and three-input adders form the device output, (N-1) g are introduced a group of one-bit delay elements, and the output of the i-th element is NOT connected to the input of the (Ni) -th group of delay elements consisting of (Ni) series-connected single-bit delay elements, the output of the i-th group of one-bit delay elements is connected to the third input of the i-th three-input adder, and the clock inputs of all single-bit delay elements are connected to the input of the clock pulses of the device.

Одноразрядный элемент задержки, т.е. способный хранить 0 или 1, является простым электронным устройством (особенно при выполнении его на приборах с зарядовой связью) по сравнению с компаратором, поэтому введение (N-1) групп одноразрядных элементов задержки обеспечивает существенное упрощение устройства. A single bit delay element, i.e. capable of storing 0 or 1, is a simple electronic device (especially when running it on charge-coupled devices) compared to a comparator, therefore the introduction of (N-1) groups of single-bit delay elements provides a significant simplification of the device.

На чертеже изображена блок-схема вычислителя рангов. The drawing shows a block diagram of a rank calculator.

Устройство содержит регистр сдвига 1 с отводами от каждой ячейки, группу компараторов 2, 3, 4 и 5, сумматор 6, элементы НЕ 7, 8, 9 и 10, группы одноразрядных элементов задержки 11; 12, 13; 14, 15, 16; 17, 18, 19, 20; группу трехразрядных (в данном примере для хранения числа 4 максимального ранга требуется три разряда) элементов задержки 21, 22, 23 и 24, трехвходовые сумматоры 25, 26, 27 и 28, шину тактового питания устройства 29, вход устройства 30 и выходы 31, 32, 33, 34, и 35, причем информационный вход регистра сдвига является информационным входом устройства. The device contains a shift register 1 with taps from each cell, a group of comparators 2, 3, 4 and 5, an adder 6, elements NOT 7, 8, 9 and 10, a group of one-bit delay elements 11; 12, 13; 14, 15, 16; 17, 18, 19, 20; a three-digit group (in this example, three digits are required to store the number 4 of the maximum rank) delay elements 21, 22, 23 and 24, three-input adders 25, 26, 27 and 28, the clock bus of the device 29, the input of the device 30 and the outputs 31, 32 , 33, 34, and 35, wherein the information input of the shift register is the information input of the device.

Устройство работает следующим образом. The device operates as follows.

Выход первого разряда сдвигового регистра 1 соединен с первыми входами компараторов 2 5, второй вход i-го компаратора, где i=1.(N-1), N - количество сортируемых чисел, подключен к выходу (i+1)-го разряда сдвигового регистра, выходы компараторов 2 5 подключены к соответствующим входам сумматора 6 и через элементы НЕ 7 10 соединены с первыми входами соответствующих трехвходовых сумматоров 25 28 и входами соответствующих групп последовательно соединенных одноразрядных элементов задержки 11; 12, 13; 14, 15, 16; 17, 18, 19, 20. Выходы групп одноразрядных элементов задержки подключены к третьим входам соответствующих трехвходовых сумматоров 25 28. Выходы сумматора 6 и трехвходовых сумматоров 25, 26 и 27 через соответствующие трехразрядные элементы задержки 21 24 подключены ко вторым входам соответствующих трехвходовых сумматоров 25 28. Вход 29 тактовых импульсов устройства соединен с тактовыми входами сдвигового регистра 1, трехразрядных элементов задержки 21 24, одноразрядных элементов задержки 11; 12, 13; 14, 15, 16; 17, 18, 19, 20. Выходы сумматора 6 и трехвходовых сумматоров 25 28 образуют выходы устройства 31 35. The output of the first discharge of the shift register 1 is connected to the first inputs of the comparators 2 5, the second input of the i-th comparator, where i = 1. (N-1), N is the number of sorted numbers, connected to the output of the (i + 1) -th discharge of the shift register, the outputs of the comparators 2 5 are connected to the corresponding inputs of the adder 6 and through the elements NOT 7 10 are connected to the first inputs of the corresponding three-input adders 25 28 and the inputs of the corresponding groups of series-connected single-bit delay elements 11; 12, 13; 14, 15, 16; 17, 18, 19, 20. The outputs of the groups of one-bit delay elements are connected to the third inputs of the corresponding three-input adders 25 28. The outputs of the adder 6 and the three-input adders 25, 26 and 27 through the corresponding three-bit delay elements 21 24 are connected to the second inputs of the corresponding three-input adders 25 28 The input 29 clock pulses of the device is connected to the clock inputs of the shift register 1, three-bit delay elements 21 24, single-bit delay elements 11; 12, 13; 14, 15, 16; 17, 18, 19, 20. The outputs of the adder 6 and the three-input adders 25 28 form the outputs of the device 31 35.

После окончания предыдущего цикла вычисления ранги чисел, остающихся в сдвиговом регистре 1, передаются в следующий сумматор (из 6 в 25, из 25 в 26 и т.д.). Новое число, поступившее в регистр сдвига 1, сравнивается компараторами 2 5 с числами, уже находящимися в этом регистре; многовходовый сумматор 6 подсчитывает ранг этого нового числа, а элементы НЕ 7 10 и группы одноразрядных элементов задержки 11; 12, 13; 14, 15, 16; 17, 18, 19, 20 формируют сигналы для модификации рангов старых чисел с помощью трехвходовых сумматоров 25 28. After the end of the previous calculation cycle, the ranks of the numbers remaining in shift register 1 are transferred to the next adder (from 6 to 25, from 25 to 26, etc.). The new number entered in shift register 1 is compared by comparators 2 5 with numbers already in this register; multi-input adder 6 calculates the rank of this new number, and the elements are NOT 7 10 and the group of one-bit delay elements 11; 12, 13; 14, 15, 16; 17, 18, 19, 20 generate signals for modifying the ranks of old numbers using three-input adders 25 28.

Сдвиговый регистр с отводами, блок сумматоров и элементов задержки легко реализуются в микроэлектронном исполнении на приборах с зарядовой связью, а компараторы и элементы НЕ на МОП-транзисторах, при этом блок сумматоров и элементов задержки представляет из себя сдвиговый регистр с дополнительными электродами для сложения и вычитания содержимого ячеек регистра с единичным зарядовым пакетом. A shift register with taps, a block of adders and delay elements are easily implemented in microelectronic design on charge-coupled devices, and comparators and elements are NOT on MOS transistors, while the block of adders and delay elements is a shift register with additional electrodes for addition and subtraction contents of register cells with a single charge pack.

По сравнению с прототипом предложенный вычислитель рангов, в который введены группы одноразрядных элементов задержки, является более простым устройством, так как в нем простые электронные узлы (особенно при выполнении на приборах с зарядовой связью) заменяют имеющиеся в прототипе такие сравнительно сложные электронные узлы, как компараторы. Количество многоразрядных элементов задержки, имеющихся в прототипе, также уменьшается на единицу. Compared with the prototype, the proposed rank calculator, in which groups of single-bit delay elements are introduced, is a simpler device, since simple electronic components (especially when executed on charge-coupled devices) replace the relatively complex electronic components in the prototype, such as comparators . The number of multi-bit delay elements available in the prototype also decreases by one.

Claims

A rank calculator containing a shift register, a group of comparators, a group of multi-bit delay elements, an adder, a group of three-input adders, a group of elements NOT, moreover, the information of the shift register is the information input of the calculator, the output of the first bit of the shift register is connected to the first inputs of the comparators of the group, the second input i group comparator, where i 1, N-1, N is the number of sortable numbers, is connected to the output of the (i + 1) -th digit of the shift register, the output of the i-th comparator is connected to the i-th input of the adder and through the i-th NOT group element to the first input of the i-th three-input group adder, the output of which is connected to the input of the first multi-bit delay element, the second input of the i-th three-input group adder is connected to the output of the i-th multi-bit group delay element, the output of the i-th three-input group adder, in addition to the (N-1) -th, it is connected to the input of the (i + 1) -th multi-bit delay element of the group, the input of clock pulses of the computer is connected to the clock inputs of the shift register and multi-digit delay elements of the group, the outputs of the adder and three-input su group of mators form the outputs of the calculator, characterized in that it contains N-1 groups of one-bit delay elements, the output of the i-th element of the NOT group connected to the input of one-bit delay elements of a group consisting of N-1 series-connected single-bit delay elements, the output of one-bit elements the delay of the i-th group is connected to the third input of the i-th three-input adder of the group, the clock inputs of all single-bit delay elements of the group are connected to the input of the clock pulses of the calculator.