Claims (1)
Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных. Вычислитель рангов содержит регистр сдвига, группу компараторов, группу многоразрядных элементов задержки, сумматор, группу трехвходовых сумматоров, группу элементов НЕ, причем информационный вход регистра сдвига является информационным входом вычислителя, вход первого разряда сдвигового регистра соединен с первыми входами компараторов, второй вход i-го компаратора, где i=1... N- 1; N - количество сортируемых чисел, подключен к выходу (i+1)-го разряда сдвигового регистра, выход i-го компаратора подключен к i-му входу сумматора и через i-ый элемент НЕ к первому входу i-го трехвходового сумматора, вход первого многоразрядного элемента задержки подключен к выходу сумматора, второй вход i-го трехвходового сумматора подключен через i-ый многоразрядный элемент задержки к выходу (i-1)-го трехвходового сумматора, вход тактовых импульсов вычислителя соединен с тактовыми входами сдвигового регистра и многоразрядных элементов задержки, выходы сумматора и трехвходовых сумматоров образуют выходы вычислителя, отличается тем, что он содержит (N-1) групп одноразрядных элементов задержки, причем выход i-го элемента НЕ соединен с входом (N-i)-ой группы элементов задержки, состоящей из (N-i) последовательно соединенных одноразрядных элементов задержки, выход i-ой группы одноразрядных элементов задержки соединен с третьим входом i-го трехвходового сумматора, а тактовые входы всех одноразрядных элементов задержки присоединены к входу тактовых импульсов устройства. Введение (N-1) групп одноразрядных элементов задержки обеспечивает существенное упрощение устройства.The invention relates to computer technology and can be used in specialized computers and data processing devices. The rank calculator contains a shift register, a group of comparators, a group of multi-bit delay elements, an adder, a group of three-input adders, a group of elements NOT, moreover, the information of the shift register is the information input of the calculator, the input of the first digit of the shift register is connected to the first inputs of the comparators, the second input of the i-th comparator, where i = 1 ... N- 1; N is the number of sorted numbers, connected to the output of the (i + 1) th digit of the shift register, the output of the i-th comparator is connected to the i-th input of the adder and through the i-th element NOT to the first input of the i-th three-input adder, the input of the first the multi-bit delay element is connected to the output of the adder, the second input of the i-th three-input adder is connected through the i-th multi-bit delay element to the output of the (i-1) th three-input adder, the input of the clock pulses of the computer is connected to the clock inputs of the shift register and multi-bit delay elements and, the outputs of the adder and three-input adders form the outputs of the calculator, characterized in that it contains (N-1) groups of one-bit delay elements, and the output of the i-th element is NOT connected to the input of the (Ni) th group of delay elements, consisting of (Ni ) of series-connected single-bit delay elements, the output of the i-th group of single-bit delay elements is connected to the third input of the i-th three-input adder, and the clock inputs of all single-bit delay elements are connected to the input of clock pulses of the device. The introduction of (N-1) groups of one-bit delay elements provides a significant simplification of the device.