KR0154934B1 - Improved circuit for accomplishing the 2's complement - Google Patents
Improved circuit for accomplishing the 2's complementInfo
- Publication number
- KR0154934B1 KR0154934B1 KR1019950028122A KR19950028122A KR0154934B1 KR 0154934 B1 KR0154934 B1 KR 0154934B1 KR 1019950028122 A KR1019950028122 A KR 1019950028122A KR 19950028122 A KR19950028122 A KR 19950028122A KR 0154934 B1 KR0154934 B1 KR 0154934B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit value
- bit
- inverted
- input
- gate
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49994—Sign extension
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
Abstract
본 발명은 개선된 2의 보수회로에 관한 것으로, N비트 이진수A의 첫번째 비트값이 복수개의 인버터(1000내지 100N-1)를 통해 반전되고, 복수개의 인버터(1000내지 100N-1)에서 반전된 각 비트값의 최하위 비트값이 제1인버터(210), 복수개의 NAND 게이트(2201내지 220N-2) 및 제2인버터(210)로 각각 입력되고, N비트 이진수 A의 두 번째 비트값이 제1 XNOR 게이트(240)의 일측입력단으로 입력되는 동시에 복수개의 NAND 게이트(2201내지 220N-2)로 각각 입력되며, 이와 마찬가지로 N-1번째 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)의 일측입력단으로 입력된다.The present invention relates to a compensation circuit of an improved 2, N bits the first bit value of a binary number A is inverted via a plurality of inverters (100 0 to 100 N-1), a plurality of inverters (100 0 to 100 N-1 ), The least significant bit value of each bit value inverted by the second input signal is input to the first inverter 210, the plurality of NAND gates 220 1 to 220 N-2 , and the second inverter 210, respectively, The first bit value is input to one input terminal of the first XNOR gate 240, and is simultaneously input to the plurality of NAND gates 220 1 to 220 N-2 . Similarly, the N-1 th bit value is input to the plurality of XNOR gates ( 260 1 to 260 N-2 ), and are input to one input terminal of the N-2nd XNOR gate 260 N-2 .
그 다음, 반전된 N비트 이진수 A의 첫번째 비트값이 제2인버터(210)를 통해 다시 반전되어 2의 보수된 N비트 이진수 S의 첫번째 비트값(S0)으로 출력되고, 반전된 N비트 이진수 A의 첫 번째 비트값(A0)의 다시 반전된 비트값과 반전된 N비트 이진수 A의 두 번째 비트값(A1)이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합된 다음 2의 보수화되는 N비트 이진수S의 두 번째 비트값(S1)으로 출력된다.Then, the first bit value of the inverted N-bit binary A is inverted again through the second inverter 210 to be output as the first bit value S 0 of the two's complemented N-bit binary S, and the inverted N-bit binary number. the first bit value of a second bit value of the re-inverted bit value and the inverted N-bit binary number a of (a 0) of the a (A1) is a first XNOR gate XNOR through a gate 240, then that two conservative of The second bit value (S 1 ) of the N-bit binary number S is output.
동시에, 반전된 N비트 이진수 A의 N-1번째 비트값과 반전된 N비트 이진수 A의 두 번째 비트값부터 N-2번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)를 통해 배타적 부정논리합되어 2의 보수화되는 N비트 이진수 S의 N-1번째 비트값 SN-1로 출력되므로서, N비트 이진수에 대한 2의 보수를 세 단계로 수행할 수 있으므로, 전술한 종래기술에 비해 N비트의 2의 보수 수행을 고속으로 처리할 수 있도록 한 것이다.At the same time, the N-1th bit value of the inverted N-bit binary A and the bit value that is negatively logically multiplied from the second bit value of the inverted N-bit binary A to the N-2th bit value include a plurality of XNOR gates 260 1 through 1 . 260 N-2 ) through the N-2 th XNOR gate 260 N-2 to be output as the N-1 th bit value S N-1 of the N's complementary N-bit binary S of 2 , with an exclusive negation Since the two's complement of the binary number can be performed in three stages, the two's complement of the N bits can be processed at a higher speed than the conventional technique described above.
Description
제1도는 본 발명의 바람직한 실시예에 따른 개선된 2의 보수회로의 블록구성도.1 is a block diagram of an improved two's complement circuit according to a preferred embodiment of the present invention.
제2도는 종래의 통상적인 2의 보수회로의 블록구성도로서, 4비트 이진수의 보수를 구하기 위한 2의 보수회로를 도시한 도면.Fig. 2 is a block diagram of a conventional two's complement circuit, showing a two's complement circuit for obtaining a four-bit binary complement.
제3도는 제2도에 도시된 종래의 전형적인 가산기의 상세도.3 is a detail of a conventional typical adder shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1000내지 100N-1, 210, 215 : 인버터100 0 to 100 N-1 , 210, 215: inverter
2201내지 220N-2: NAND게이트220 1 to 220 N-2 : NAND gate
240, 2601내지 260N-2: XNOR게이트240, 260 1 to 260 N-2 : XNOR gate
321, 341, 343 : XOR게이트321, 341, 343: XOR gate
322, 342, 344 : AND게이트 345 : OR게이트322, 342, 344: AND gate 345: OR gate
320 : 반가산기 340, 360, 380 : 전가산기320: Half adder 340, 360, 380: Full adder
본 발명은 2의 보수회로에 관한 것으로, 특히 입력되는 비트값의 2의 보수를 보다 빠르게 수행할수 있도록 한 개선된 2의 보수회로에 관한 것이다.The present invention relates to a two's complement circuit, and more particularly, to an improved two's complement circuit that enables faster two's complement of an input bit value.
공지된 바와 같이, 전자분야에서 필수적으로 사용되고 있는 가산기로서는 CARRY-LOOK-AHEAD 가산기, CONDITIONAL SUM가산기, CARRY-SKIP 가산기 등이 있으며, 이러한 가산기를 이용하여 소망하는 비트값을 반전한 다음 1을 가산하므로써 2의 보수를 수행한다.As is well known, the adders essential in the electronic field include the CARRY-LOOK-AHEAD adder, the CONDITIONAL SUM adder, the CARRY-SKIP adder, and the like. Perform two's complement.
한편, 제2도는 종래의 통상적인 2의 보수회로의 블록구성도로서, 4비트 이진수의 보수를 구하기 위한 2의 보수회로를 도시한 도면이다.2 is a block diagram of a conventional two's complement circuit, showing a two's complement circuit for obtaining a 4-bit binary complement.
제2도를 참조하면 알 수 있듯이, 4비트의 이진수 비트값이 인버터로 입력되어 반전된 다음 가산기(300)로 입력되는 1, 즉 1과 가산되므로써, 4비트 이진수의 비트값의 보수값이 가산기(300)로 부터 출력된다.As can be seen from FIG. 2, the 4-bit binary bit value is inputted to the inverter, inverted, and then added to 1, i.e., 1 input to the adder 300, so that the complement value of the 4-bit binary bit value is added. It is output from 300.
다른 한편, 제3도(a)에 도시된 바와 같이, 4비트 이진수 A와 B를 가산하기 위한 가산기(300)는 하나의 반가산기(HALF ADDER, 320)와 3개의 전가산기(FULL ADDER, 340, 360, 380)로 구성된다.On the other hand, as shown in FIG. 3 (a), the adder 300 for adding 4-bit binary numbers A and B includes one half adder 320 and three full adders 340,. 360, 380).
여기에서, 이 기술분야에 널리 알려진 바와 같이, 예를 들면 4비트의 이진수 가산을 위한 반가산기(320)는 제3도의 (b)를 참조하면 알 수 있듯이, XOR게이트(321)와 AND 게이트(322)로 구성되며, 4비트의 이진수 A와 B의 첫 번째 자리값인 A0와 B0가 XOR게이트(321)를 통해 배타적 논리합(A0와 B0가 서로 다른 경우에 1, 서로 같은 경우에 0출력, 이하 배타적 논리합이라 칭함)되어 가산된 비트값 S0로 출력되고, A0와 B0의 비트값이 모두 1이면 1이고, 그 이외에는 0이다.Here, as is well known in the art, for example, the half adder 320 for binary addition of 4 bits, as can be seen with reference to Fig. 3B, XOR gate 321 and AND gate 322. A 0 and B 0, which are the first digits of the 4-bit binary numbers A and B, are the exclusive ORs (1 when A 0 and B 0 are different from each other, and are equal to each other through the XOR gate 321). 0 output, hereinafter referred to as exclusive OR, is output as the added bit value S 0 , and if the bit values of A 0 and B 0 are all 1, it is 1;
한편, 4비트 이진수 가산을 위한 전가산기(340, 360, 380)는 각각 제3도의 (c)에 도시된 바와같이, XOR게이트(341, 343), AND게이트(342, 344) 및 OR게이트(345)로 구성되며, 이들 전가산기(340, 360, 380)들의 각 동작과정은 실질적으로 모두 동일하므로, 중복된 기재를 피하기 위해 일예로서 제1전가산기(340)의 동작과정에 대하여 주로 설명하기로 한다.On the other hand, the full adders 340, 360, and 380 for 4-bit binary addition are XOR gates 341, 343, AND gates 342, 344, and OR gates, respectively, as shown in FIG. 345, and each operation process of the full adders 340, 360, and 380 is substantially the same, and thus, the operation process of the first full adder 340 will be mainly described as an example in order to avoid overlapping descriptions. Shall be.
먼저, 4비트의 이진수 A와 B의 두 번째 자리값인 A1와 B1이 제1 XOR 게이트(341)을 통해 배타적 논리합되어 제2 XOR게이트(343)의 일측입력단과 제2 AND 게이트(344)의 일측입력단으로 각각 입력되고, A1와 B1이 제1 AND 게이트(342)를 통해 논리곱되어 OR 게이트(345)의 일측입력단으로 입력된다.First, A 1 and B 1, which are the second digits of the 4-bit binary numbers A and B, are exclusively ORed through the first XOR gate 341, so that one input terminal and the second AND gate 344 of the second XOR gate 343 are combined. Are respectively inputted to one side input terminal, and A 1 and B 1 are logically multiplied through the first AND gate 342 and input to one side input terminal of the OR gate 345.
이때, 반가산기(320)로부터의 캐리 C0가 제2 XOR 게이트(343)의 타측입력단과 제2 AND 게이트(344)의 타측입력단으로 각각 입력된다.At this time, the carry C 0 from the half adder 320 is input to the other input terminal of the second XOR gate 343 and the other input terminal of the second AND gate 344, respectively.
따라서, 제1 XOR 게이트(341)로부터 출력되는 비트값과 반가산기(320)로부터의 캐리 C0가 제2 XOR 게이트(343)를 통해 배타적 논리하되어 가산된 비트값 S1로 출력되고, 제1 XOR 게이트(341)로부터 출력되는 비트값과 반가산기(320)로부터의 캐리 C0가 제2 AND 게이트(344)를 통해 논리곱된 다음 OR 게이트(345)의 타측입력단으로 입력되며, 제1 AND 게이트(342)로부터 출력되는 비트값과 제2 AND 게이트(344)로부터 출력되는 비트값이 OR 게이트(345)를 통해 논리합되어 캐리 C1이 출력된다.Accordingly, the bit value output from the first XOR gate 341 and the carry C 0 from the half adder 320 are output to the bit value S 1 added exclusively under the second XOR gate 343 and added, and the first The bit value output from the XOR gate 341 and the carry C 0 from the half adder 320 are logically multiplied through the second AND gate 344, and then input to the other input terminal of the OR gate 345. The bit value output from the 342 and the bit value output from the second AND gate 344 are ORed through the OR gate 345, and the carry C 1 is output.
그 다음, 상술한 바와같은 제1 전가산기(340)의 동작과정과 실질적으로 동일하게 제2 전가산기(360)과 제3 전가산기(380)에서도 수행되므로써, 4비트의 이진수 A와 B가 가산된다.Then, four bits of binary numbers A and B are added by being performed in the second full adder 360 and the third full adder 380 substantially the same as the operation of the first full adder 340 as described above. do.
상술한 바와 같이, 4비트의 이진수의 2의 보수를 수행하기 위해, 4비트의 이진수를 반전한 다음, 하나의 반가산기(320)와 세 개의 전가산기(340, 360, 380)를 이용하여 반전된 4비트의 이진수와 1을 가산하므로써, 4비트 이진수의 2의 보수를 수행한다.As described above, in order to perform the two's complement of the 4-bit binary number, the 4-bit binary number is inverted and then inverted using one half adder 320 and three full adders 340, 360, and 380. By adding four bits of binary number and one, two's complement of four bits of binary number is performed.
다시 말하면, N(N은 자연수)비트의 이진수의 2의 보수를 수행하기 위해서는 N개의 인버터와 하나의 반가산기, 그리고 N-1개의 전가산기를 이용해야 N비트 이진수의 2의 보수를 수행한다.In other words, in order to perform two's complement of N (N is a natural number) binary, N's two's complement of N-bit binary is required to use N inverters, one half-adder, and N-1 full adders.
그러나, 종래의 전형적인 방법에 따라 N비트 이진수의 2의 보수를 수행하는데 있어서, 인버터와 반가산기는 한 단계의 처리과정이 필요하고, 전가산기는 세 단계의 처리과정이 필요하므로 N비트 이진수2의 보수를 수행하는데는 3N+2단계의 처리과정이 필요하기 때문에, 2의보수 수행시간이 오래 걸리는 문제점이 있다.However, in performing the two's complement of N-bit binary number according to the conventional method, the inverter and the half-adder require one step process, and the full adder requires three steps. Since the process of 3N + 2 steps is required to perform the problem, it takes a long time to perform the maintenance of 2.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 감안하여 착안한 것으로, N비트의 이진수 2의 보수 수행을 고속으로 처리할 수 있는 개선된 2의 보수회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems of the prior art, and an object thereof is to provide an improved two's complement circuit capable of processing N bits of binary two's complement at high speed.
상기 목적을 달성하기 위하여 본 발명은, N비트의 이진수를 2의 보수하는 회로에 있어서, N비트 이진수의 각 비트값을 반전하기 위한 복수개의 제1 반전수단과, 상기 복수개의 제1반전수단으로부터 출력되는 반전된 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 출력하는 제2 반전수단과, 상기 복수개의 제1 반전수단으로부터 출력되는 반전된 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 제1 배타적 부정논리합수단으로 출력하는 제3반전수단과, 상기 복수개의 제1반전수단으로부터 출력되는 반전된 상기 N비트 이진수의 최하위 비트값을 일측입력단으로 각각 입력하고, 상기 복수개의 제1 반전수단으로부터 출력되는 반전된 상기 최하위 비트값 다음의 비트값을 순차적으로 최상위 비트값까지 하나씩 증가되는 비트값을 타측입력단으로 각각 입력한 다음 각각 부정논리곱하는 복수개의 부정논리곱수단과, 상기 제2반전수단으로부터 출력되는 비트값을 일측입력단으로 입력하고 상기 복수개의 제1반전수단으로부터 출력되는 반전된 상기 N비트 이진수의 두 번째 비트값을 타측입력단으로 입력하여 배타적 부정논리합하는 상기 제1 배타적 부정논리합수단, 상기 복수개의 제1반전수단으로부터 출력되는 반전된 상기 N비트 이진수의 세 번째 비트값부터 상기 최상위 비트값까지의 각 자리수의 비트값을 일측입력단으로 입력하고, 이에 대응하는 상기 복수개의 부정논리곱 수단으로부터 출력되는 비트값을 타측입력단으로 각각 입력하여 배타적 부정논리합하는 복수개의 배타적 부정논리합수단으로 이루어진 것을 특징으로 하는 개선된 2의 보수회로를 제공한다.In order to achieve the above object, the present invention provides a circuit for complementing N-bit binary numbers by two, comprising: a plurality of first inverting means for inverting each bit value of an N-bit binary number, and a plurality of first inverting means. A second inverting means for inputting and inverting the least significant bit value of the inverted N-bit binary output and an inverting input of the least significant bit value of the inverted N-bit binary outputted from the plurality of first inverting means And a third inverting means for outputting to the first exclusive negative logic means and a least significant bit value of the inverted N-bit binary output from the plurality of first inverting means, respectively, into one input terminal, and the plurality of first Input the bit value after the inverted least significant bit value outputted from the inverting means one by one up to the most significant bit value. A plurality of negative logical multipliers respectively input to the side input terminals and then negatively multiplied, and the bit values output from the second inverting means are input to one side input terminal and the inverted N bits output from the plurality of first inverting means The first exclusive negative logic means for inputting a second bit value of a binary number to the other input terminal and an exclusive negative logical sum, and the most significant bit value from the third bit value of the inverted N-bit binary outputted from the plurality of first inverting means. And a plurality of exclusive negative logical sum means for inputting a bit value of each digit up to a single input terminal, and inputting a bit value outputted from the plurality of negative logical multiplication means corresponding to each other to the other input terminal. An improved two's repair circuit is provided.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 바람직한 실시예에 따른 개선된 2의 보수회로의 블록구성도로서, 동도면을 참조하면 알 수 있듯이, 본 발명에 따른 2의 보수회로는 제1 및 제2인버터(210, 215), 그리고 복수개의 인버터(1000내지 100N-1), 복수개의 NAND 게이트(2201내지 220N-2), 제1 및 복수개의 XNOR 게이트(240, 260 내지 260N-2)로 구성된다.FIG. 1 is a block diagram of an improved two's complement circuit according to a preferred embodiment of the present invention. As can be seen from the drawing, the two's complement circuit according to the present invention includes the first and second inverters 210, 215, and a plurality of inverters 100 0 to 100 N-1 , a plurality of NAND gates 220 1 to 220 N-2 , and first and a plurality of XNOR gates 240 and 260 to 260 N-2 . do.
동도면에 있어서, 복수개의 인버터(1000내지 100N-1)는 N비트의 각 비트값을 각각 입력한 다음, 각 비트값을 반전하고, 제1인버터(210)와 제2인버터(210)는 복수개의 인버터(1000내지 100N-1)중에 첫 번째 인버터(1000)로부터 출력되는 비트값(A0)을 각각 반전한다.In the same figure, the plurality of inverters 100 0 to 100 N-1 input respective bit values of N bits, and then invert each bit value and invert the first and second inverters 210 and 210. Inverts the bit value A 0 output from the first inverter 100 0 among the plurality of inverters 100 0 to 100 N-1 , respectively.
그리고, 복수개의 NAND 게이트(2201내지 220N-2)는 복수개의 인버터(1000내지 100N-1)를 통해 반전된 N비트 이진수의 최하위비트를 일측입력단으로 각각 입력하고 그 다음 비트값부터 순차적으로 하나씩 더 입력한 다음, 입력되는 복수개의 비트값이 모두 1인 경우에 0을, 그 이외의 경우에 1을 출력(이하 부정논리곱이라 칭함)하는 것으로서, 첫 번째 NAND 게이트(2201)는 반전된 비트값 A0와 A1을 각각 입력하여 반전된 비트값 A0와 A1을 부정논리곱하고, 두 번째 NAND 게이트(2202)는 반전된 비트값 A1, A2및 A3를 각각 입력하여 반전된 비트값 A0, A1, A2를 부정논리곱한다.In addition, the plurality of NAND gates 220 1 to 220 N-2 input the least significant bits of the N-bit binary numbers inverted through the plurality of inverters 100 0 to 100 N-1 to one input terminal, respectively. The first NAND gate 220 1 is sequentially input one by one, and then outputs 0 when the plurality of input bit values are all 1, and otherwise 1 (hereinafter, referred to as negative logic). Inputs the inverted bit values A 0 and A 1 , respectively, to negate and invert the inverted bit values A 0 and A 1 , and the second NAND gate 220 2 returns the inverted bit values A 1 , A 2, and A 3 . Negatively multiply the inverted bit values A 0 , A 1 , and A 2 by inputting them, respectively.
마찬가지로, N-2번째 NAND 게이트(220N-2)는 반전된 비트값 A1, A2, A3내지 AN-2을 각각 입력하여 비트값 A1, A2, A3내지 AN-2을 부정논리곱한다.Similarly, the N-2 th NAND gate 220 N-2 inputs the inverted bit values A 1 , A 2 , A 3 to A N-2 , respectively, and the bit values A 1 , A 2 , A 3 to A N- Negative powers of 2 .
그리고, 제1 및 복수개의 XNOR 게이트(240, 2601내지 260N-2)는 입력되는 두 개의 비트값이 서로 같은 경우에 1을, 복수개의 비트값이 서로 다른 경우에 0을 출력(이하 배타적 부정논리합이라 칭함)하는 것으로서, 제1 XNOR 게이트(240)는 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)를 통해 반전된 비트값 A1과 제1인버터(210)로부터 출력되는 비트값을 각각 입력하여 두 비트값을 배타적 부정논리합한다.The first and the plurality of XNOR gates 240 and 260 1 to 260 N-2 output 1 when two input bit values are the same and 0 when the plurality of bit values are different from each other (hereinafter, exclusively). The first XNOR gate 240 is the inverted bit value A 1 and the first inverter 210 of the plurality of inverters 100 0 to 100 N-1 through the second inverter 100 1 . Inputs the bit values outputted from) and exclusively negates the two bit values.
또한, 복수개의 XNOR 게이트(2601내지 260N-2)는 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)에서 반전된 비트값 A2부터 나머지 복수개의 인버터(1002내지 100N-1)에서 반전된 최상위 비트값까지 각 비트값을 일측입력단으로 하나씩 입력하고, 복수개의 NAND 게이트(2201내지 220N-2)로부터 출력되는 비트값을 타측입력단으로 하나씩 각각 입력하여 두 비트값을 배타적 부정논리합하는 것으로서, 첫 번째 XNOR 게이트(2601)는 복수개의 인터버(1000내지 100N-1)중에 세 번째 인버터(1002)에서 반전된 비트값 A2와 복수개의 NAND 게이트(2201내지 220N-2) 중에 첫 번째 NAND 게이트(2201)로부터 출력되는 비트값을 배타적 부정논리합한다.In addition, the plurality of XNOR gates 260 1 to 260 N-2 may be configured as the remaining plurality of inverters 100 from the bit value A 2 inverted by the second inverter 100 1 among the plurality of inverters 100 0 to 100 N-1 . Input each bit value to one input terminal up to the most significant bit value inverted from 2 to 100 N-1 ), and input each bit value output from the plurality of NAND gates 220 1 to 220 N-2 to the other input terminal, respectively. and as a result of performing an XNOR operation of two-bit value, the first XNOR gate (260 1) comprises a plurality of inverters (100 0 to 100 N-1) inverted in the third inverter (100 2) bits in the value of a 2 and a plurality The exclusive NOR of the bit values output from the first NAND gate 220 1 among the NAND gates 220 1 to 220 N-2 is performed.
그리고, 두 번째 XNOR 게이트(2602)는 복수개의 인버터(1000내지 100N-1) 중에 네 번째 인버터(1003)에서 반전된 비트값 A3와 복수개의 NAND 게이트(2201내지 220N-2)중에 두 번째 NAND 게이트(2202)로부터 출력되는 비트값을 배타적 부정논리합하고, N-2번째 XNOR 게이트(260N-2)는 복수개의 인버터(1000내지 100N-1)중에 마지막 인버터(100N-1)에서 반전된 비트값 AN-1과 복수개의 NAND 게이트(2201내지 220N-2)중에 N-2번째 NAND 게이트(220N-2)로부터 출력되는 비트값을 배타적 부정논리합한다.Then, the second XNOR gate (260 2) comprises a plurality of inverters (100 0 to 100 N-1) during a fourth inverter (100 3) A three-bit values and a plurality of NAND gates (220 1 to 220 in reverse N- 2) the second NAND gate (220 2) the result of performing an XNOR operation the bit value output from the, N-2 beonjjae XNOR gate (260 N-2) of the last inverter in the plurality of inverters (100 0 to 100 N-1) (100 N-1) bit values a N-1 and a plurality of NAND gates invert at (220 1 to 220 N-2) N-2 beonjjae NAND gate exclusively negative value of the bit output from the (220 N-2) in the Logical OR.
상기한 바와 같은 구성부재로 이루어진 본 발명에 따른 개선된 2의 보수회로의 동작과정에 대하여 제1도를 참조하여 보다 상세하게 설명하기로 한다.The operation of the improved two's complement circuit according to the present invention, which is constituted as described above, will be described in more detail with reference to FIG.
먼저, N비트 이진수 A의 각 비트값이 복수개의 인버터(1000내지 100N-1)로 각각 입력되어 반전되고, 복수개의 인버터(1000내지100N-1)중에 첫 번째 인버터(1000)에서 반전된 비트값 A0는 제1 인버터(210)와 복수개의 NAND 게이트(2201내지 220N-2)의 일측입력단으로 각각 입력되고, 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)에서 반전된 비트값 A1은 제1 XNOR 게이트(240)의 일측입력단과, 복수개의 NAND 게이트(2201, 내지 220N-2)의 타측입력단으로 각각 입력된다.First, the each bit value of the N-bit binary numbers A are inverted respectively input to a plurality of inverters (100 0 to 100 N-1), the first inverter (100 0) in the plurality of inverters (100 0 to 100 N-1) Inverted bit value A 0 is input to one input terminal of the first inverter 210 and the plurality of NAND gates 220 1 to 220 N-2 , respectively, and two of the plurality of inverters 100 0 to 100 N-1 The bit value A 1 inverted by the first inverter 100 1 is input to one input terminal of the first XNOR gate 240 and the other input terminal of the plurality of NAND gates 220 1 to 220 N-2 , respectively.
또한, 복수개의 인버터(1000내지 100N-1) 중에 세 번째 인버터(1002)에서 반전된 비트값 A2는 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫번째 XNOR 게이트(2601)의 일측입력단과, 복수개의 NAND 게이트(2201내지 220N-2)의 다른 타측입력단으로 각각 입력되고, 복수개의 인버터(1000내지 100N-1)중에 세 번째 인버터(1002)에서 반전된 네 번째 비트값 A3는 복수개의 XNOR 게이트(2601내지 260N-2) 중에 두 번째 XNOR 게이트(2602)의 일측입력단과 복수개의 NAND 게이트(2201내지 220N-2)중에 두 번째 NAND 게이트(2202)부터 N-2번째 NAND 게이트(220N-2)까지의 다른 타측입력단으로 각각 입력된다.In addition, the bit value A 2 inverted by the third inverter 100 2 among the plurality of inverters 100 0 to 100 N-1 is the first XNOR gate 260 1 among the plurality of XNOR gates 260 1 to 260 N-2 . ) Is input to one side input terminal and the other input terminal of the plurality of NAND gates 220 1 to 220 N-2 , respectively, and is inverted in the third inverter 100 2 among the plurality of inverters 100 0 to 100 N-1 . The fourth bit value A 3 is the second input terminal of the second XNOR gate 260 2 of the plurality of XNOR gates 260 1 to 260 N-2 and the second of the plurality of NAND gates 220 1 to 220 N-2 . It is input to the other input terminal from the NAND gate 220 2 to the N-2nd NAND gate 220 N-2 , respectively.
마찬가지로, 복수개의 인버터(1000내지 100N-1) 중에 N-2번째 인버터(1002)에서 반전된 비트값 AN-2은 복수개의 XNOR 게이트(2601내지 260N-2)의 N-3번째 XNOR 게이트(260N-3)의 일측입력단과, 복수개의 NAND 게이트(2201내지 220N-2)중에 N-2번째 NAND 게이트(220N-2)의 또다른 타측입력단으로 입력되고, 복수개의 인버터(1000내지 100N-1) 중에 N-1번째 비트값 AN-1은 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)의 일측입력단으로 입력된다.Similarly, among the plurality of inverters 100 0 to 100 N-1 , the bit value A N-2 inverted by the N-2 th inverter 100 2 is N− of the plurality of XNOR gates 260 1 to 260 N-2 . It is input to one input terminal of the third XNOR gate 260 N-3 and another input terminal of the N-2nd NAND gate 220 N-2 among the plurality of NAND gates 220 1 to 220 N-2 , N-1-th bit value a N-1 is N-2 beonjjae XNOR gate (260 N-2) of a plurality of XNOR gates (260 1 to 260 N-2) among the plurality of inverters (100 0 to 100 N-1) It is input to one side input terminal of.
그 다음, 복수개의 인버터(1000내지 100N-1)중에 첫 번째 인버터(1000)에서 반전된 비트값 A0는 제2인버터(210)를 통해 반전된 다음 2의 보수화되는 N비트 이진수 S의 첫 번째 비트값 S0로 출력되고, 복수개의 인버터(1000내지 100N-1) 중에 두 번째 인버터(1001)에서 반전된 비트값 A0가 제1 인버터(210)를 통해 반전된 다음 제1 XNOR 게이트(240)의 타측입력단으로 입력되며, 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)에서 반전된 비트값 A1과 제1 인버터(210)를 통해 반전된 비트값이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합되어 2의 보수화되는 N비트 이진수 S의 두 번째 비트값 S1으로 출력된다.Next, the bit value A 0 inverted in the first inverter 100 0 among the plurality of inverters 100 0 to 100 N-1 is inverted through the second inverter 210 and then the two complemented N-bit binary S values. the first is output to the second bit value S 0, the second inverter inverted from the (100 1) bit value a 0 in the plurality of inverters (100 0 to 100 N-1) inverted through the first inverter 210 and then It is input to the other input terminal of the first XNOR gate 240, and the bit value A 1 and the first inverter 210 inverted by the second inverter 100 1 among the plurality of inverters 100 0 to 100 N-1 . The inverted bit value is exclusive negated through the first XNOR gate 240 to be output as the second bit value S 1 of the two's complement N-bit binary S.
그리고, 복수개의 인버터(1000내지 100N-1)중에 세 번째 인버터(1002)에서 반전된 비트값 A0와 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)에서 반전된 비트값 A1이 제1 NAND 게이트(2201)를 통해 부정논리곱된 다음 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)의 타측입력단으로 입력되며, 복수개의 인버터(1000내지 100N-1)중에 세 번째 인버터(1002)에서 반전된 비트값 A2와 복수개의 NAND 게이트(2201내지 220N-2) 중에 첫 번째 NAND 게이트(2201)에서 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)를 통해 배타적 부정논리합되어 2의 보수화되는 N 비트 이진수 S의 세 번째 비트값 S2로 출력된다.And, a second inverter (100 1) during a plurality of inverters (100 0 to 100 N-1) a third inverter (100 2) the bit values A 0, and a plurality of inverters (100 0 to 100 N-1) inverted in the The bit value A 1 inverted at is negatively multiplied through the first NAND gate 220 1 and then input to the other input terminal of the first XNOR gate 260 1 among the plurality of XNOR gates 260 1 to 260 N-2 . The first NAND gate 220 of the bit value A 2 and the plurality of NAND gates 220 1 to 220 N-2 inverted by the third inverter 100 2 among the plurality of inverters 100 0 to 100 N-1 . 1) the bit value of a plurality of XNOR gate NAND in the (260 1 to 260 N-2), the result of performing an XNOR operation using the first XNOR gate (260 1) in the third bit of the N-bit binary number S is 2 conservative of Outputted with the value S 2 .
동시에, 복수개의 인버터(1000내지 100N-1)중에 첫 번째 인버터(1000)에서 반전된 비트값 A0와 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)에서 반전된 비트값 A1, 그리고 복수개의 인버터(1000내지 100N-1)중에 세 번째 인버터(1002)에서 반전된 비트값 A2가 복수개의 NAND 게이트(2201내지 220N-2)중에 두 번째 NAND 게이트(2202)를 통해 부정논리곱된 다음, 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)의 타측입력단으로 입력되며, 복수개의 인버터(1000내지 100N-1) 중에 네 번째 인버터(1003)에서 반전된 비트값 A3와 복수개의 NAND 게이트(2201내지 220N-2)중에 두 번째 NAND 게이트(2202)에서 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)를 통해 배타적 부정논리합되어 2의 보수화되는 N비트 이진수 S의 네 번째 비트값 S3로 출력된다.At the same time, the second inverter (100 1) during a plurality of inverters (100 0 to 100 N-1), the first inverter (100 0), the bit value of A 0 and a plurality of inverters (100 0 to 100 N-1) inverted in the bit values a 1, and a plurality of inverters (100 0 to 100 N-1) a third inverter (100 2) the bit value a 2 with a plurality of NAND gates (220 1 to 220 N-2) inverted by the inversion in Is negatively multiplied through the second NAND gate 220 2 , and is then input to the other input terminal of the second XNOR gate 260 2 among the plurality of XNOR gates 260 1 to 260 N-2 , and the plurality of inverters ( Bit value A 3 inverted in the fourth inverter 100 3 among 100 0 to 100 N-1 ) and a negative logic in the second NAND gate 220 2 among the plurality of NAND gates 220 1 to 220 N-2 . Bit values are exclusively negated through a second XNOR gate 260 2 among a plurality of XNOR gates 260 1 to 260 N-2 . Outputs the fourth bit value S 3 of the two's complement N-bit binary S.
또한 동시에, 복수개의 인버터(1000내지 100N-1)중에 N-1번째 인버터(100N-1)에서 반전된 N-1번째 비트값 AN-1와 복수개의 인버터(1000내지 100N-1)중에 두 번째 인버터(1001)에서 반전된 비트값 A1부터 복수개의 인버터(1000내지 100N-1) 중에 N-2번째 인버터(100N-2)에서 반전된 N-2번째 비트값 AN-2이, 복수개의 NAND 게이트(2201, 내지 220N-2)중에 N-2번째 NAND 게이트(220N-2)을 통해 부정논리곱되며, 이 비트값과 복수개의 인버터(1000내지 100N-1) 중에 N-1번째 인버터(100N-1)에서 반전된 비트값이, 복수개의 XNOR 게이트(2601내지 260N-2)중에 N-2번째 XNOR 게이트(260N-2)를 통해 배타적 부정논리합되어 2의 보수된 N비트 이진수 S의 N-1번째 비트값 SN-1로 출력된다.At the same time, N-1 twelfth inverters (100 N-1) of N-1-th bit value A N-1 and a plurality of inverters (100 0 to 100 inverted by the N in the plurality of inverters (100 0 to 100 N-1) -1) a second inverter (100 1) N-2 N-2 in the reverse beonjjae twelfth inverters (100 N-2) among the plurality of inverters (100 0 to 100 N-1) from the value a 1 bit in the inverted The bit value A N-2 is negatively multiplied through the N-2 th NAND gate 220 N-2 among the plurality of NAND gates 220 1 and 220 N-2 , and the bit value and the plurality of inverters ( 100 0 to 100 N-1) in the N-1 beonjjae the bit values inverted by the inverter (100 N-1), N -2 beonjjae XNOR gate (260 in the plurality of XNOR gates (260 1 to 260 N-2) N -2 ) is output as the N-1 th bit value S N-1 of the two's complement N-bit binary S.
예를 들면, 4비트 이진수 A가 110인 경우, 4비트 이진수 A가 네 개의 인버터(1000내지 1003)를 통해 반전되어 1001로 반전된다. 그리고, 반전된 첫 번째 비트값 1은 제1 인버터(210)와 제2 인버터(210). 복수개의 NAND 게이트(2201내지 220N-2)중에 첫 번째 NAND 게이트(2201)부터 네번째 NAND 게이트(2204)의 일측입력단으로 각각 입력되고, 110의 반전된 두 번째 비트값 0은 제1 XNOR 게이트(240)의 일측입력단과, 복수개의 NAND 게이트(2201내지 220N-2)중에 첫 번째 NAND 게이트(2201)와 두 번째 NAND 게이트(2202)의 타측입력단으로 각각 입력된다.For example, if 4-bit binary A is 110, 4-bit binary A is inverted through four inverters 100 0 to 100 3 and inverted to 1001. The inverted first bit value 1 is the first inverter 210 and the second inverter 210. One of the plurality of NAND gates 220 1 to 220 N-2 is input to one input terminal of the first NAND gate 220 1 to the fourth NAND gate 220 4 , respectively, and the inverted second bit value 0 of 110 is the first one. One input terminal of the XNOR gate 240 is input to the other input terminal of the first NAND gate 220 1 and the second NAND gate 220 2 among the plurality of NAND gates 220 1 to 220 N-2 , respectively.
동시에, 110의 반전된 세 번째 비트값 0은 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)의 일측입력단과, 복수개의 NAND게이트(2201내지 220N-2)중에 두 번째 NAND 게이트(2202)의 다른 타측입력단으로 각각 입력되고, 110의 반전된 네 번째 비트값 1은 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)의 일측입력단으로 입력된다.At the same time, the inverted third bit value 0 of 110 is one input terminal of the first XNOR gate 260 1 among the plurality of XNOR gates 260 1 to 260 N-2 , and the plurality of NAND gates 220 1 to 220 N−. 2), two are respectively input to the other the other side input terminal of the second NAND gate (220 2), the fourth-bit value of 1, the inversion of the 110 second XNOR gate (260 in the plurality of XNOR gates (260 1 to 260 N-2) in the It is input to one side input terminal of 2 ).
따라서, 110의 반전된 첫 번째 비트값 1은 제2 인버터(210)를 통해 반전되어 2의 보수화되는 4비트 이진수 S의 첫 번째 비트 S0는 0이 되고, 110의반전된 첫 번째 비트값 1이 제1인버터(210)를 통해 반전된 비트값(0)과 110의반전된 두 번째 비트값 0이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합되어 2의 보수된 4비트 이진수 S의 두 번째 비트 S1은 1이 된다.Accordingly, the inverted first bit value 1 of 110 is inverted by the second inverter 210 such that the first bit S 0 of the two's complemented 4-bit binary S becomes 0, and the inverted first bit value 1 of 110. The bit value (0) inverted through this first inverter 210 and the second bit value 0 inverted of 110 are exclusively negated through the first XNOR gate 240 so that two of the two's complemented four-bit binary S are two. Bit 1 S is 1.
동시에, 110의 반전된 첫 번째 비트값 1과 두 번째 비트값 0이 복수개의 NAND 게이트(2201내지 220N-2)중에 첫 번째 NAND 게이트(2201)를 통해 부정논리곱되어 1이 출력되고, 이 비트값(1)과 110의 반전된 세 번째 비트값 0이 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)를 통해 배타적 부정논리합되어 2의 보수화되는 4비트 이진수 S의 세 번째비트 S2는 0이 된다.At the same time, the inverted first bit value 1 and second bit value 0 of 110 are negatively logically multiplied through the first NAND gate 220 1 among the plurality of NAND gates 220 1 to 220 N-2 , and 1 is outputted. The bit value 1 and the inverted third bit value 0 of 110 are exclusive negated through the first XNOR gate 260 1 of the plurality of XNOR gates 260 1 to 260 N-2 to be complemented by two. The third bit S 2 of the 4-bit binary S is 0.
또한 동시에, 110의 반전된 첫 번째 비트값 1과 두 번째 비트값 0, 그리고 세 번째 비트값 0이 복수개의 NAND 게이트(2201내지 220N-2)중에 두 번째 NAND 게이트(2202)를 통해 부정논리곱되어 1이 출력되고, 이 비트값(1)과 110의 반전된 네 번째 비트값 1이 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)를 통해 배타적 부정논리합되어 2의 보수된 4비트 이진수 S의 네 번째 비트 S3는 1이 된다.In addition, at the same time, the inverted first bit value 1, the second bit value 0, and the third bit value 0 of 110 pass through the second NAND gate 220 2 among the plurality of NAND gates 220 1 through 220 N-2 . Negatively-multiplied to output 1, and this bit value 1 and the inverted fourth bit value 1 of 110 pass through the second XNOR gate 260 2 among the plurality of XNOR gates 260 1 to 260 N-2 . The exclusive negated logical sum results in the fourth bit S 3 of the two's complement four-bit binary S being one.
따라서, 제2인버터(210)와 제1 및 복수개의 XNOR 게이트(2601내지 260N-2) 중에 첫 번째, 두 번째 XNOR 게이트(2601, 2602)로부터 출력되는 2의 보수된 4비트 이진수 S의 각 자리수의 비트값은 1010이 되고, 결과적으로 이 값(1010)은 110에 대한 2의 보수이다.Thus, the second inverter 210 and the first and a plurality of XNOR gates (260 1 to 260 N-2) in the first, second XNOR gate (260 1, 260 2) 4-bit two's complement output from the binary numbers The bit value of each digit of S is 1010, and as a result, this value 1010 is two's complement of 110.
상술한 바와같이, N비트 이진수 A의 첫 번째 비트값이 복수개의 인버터(1000내지 100N-1)를 통해 반전되고, 복수개의 인버터(1000내지 100N-1)에서 반전된 각 비트값의 최하위 비트값이 제1인버터(210), 복수개의 NAND 게이트(2201내지 220N-2) 및 제2 인버터(210)로 각각 입력되고, N비트 이진수 A의 두 번째 비트값이 제1 XNOR 게이트(240)의 일측입력단으로 입력되는 동시에 복수개의 NAND 게이트(2201내지 220N-2)로 각각 입력되며, 이와 마찬가지로 N-1번째 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)의 일측입력단으로 입력된다.As described above, N-bit binary first bit value a plurality of inverters (100 0 to 100 N-1) and the inverted over a plurality of inverters (100 0 to 100 N-1), each bit value inverted from the A The lowest bit value of is input to the first inverter 210, the plurality of NAND gates 220 1 to 220 N-2 and the second inverter 210, respectively, and the second bit value of the N-bit binary A is the first XNOR. It is input to one input terminal of the gate 240 and is simultaneously input to the plurality of NAND gates 220 1 to 220 N-2 , respectively. Similarly, the N−1 th bit values are input to the plurality of XNOR gates 260 1 to 260 N-2. Is input to one input terminal of the N-2 < th > XNOR gate 260 N-2 .
그 다음, 반전된 N비트 이진수 A의 첫 번째 비트값이 제2 인버터(210)를 통해 다시 반전되어 2의 보수된 N비트 이진수 S의 첫 번째 비트값(S0)으로 출력되고, 반전된 N비트 이진수 A의 첫 번째 비트값(A0)의 다시 반전된 비트값과 반전된 N비트 이진수 A의 두 번째 비트값(A1)이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합된 다음 2의 보수화되는 N 비트 이진수 S의 두번째 비트값(S1)으로 출력된다.Then, the first bit value of the inverted N-bit binary A is again inverted through the second inverter 210 to be output as the first bit value S 0 of the two's complemented N-bit binary S, and the inverted N The inverted bit value of the first bit value A 0 of bit binary A and the second bit value A 1 of the inverted N bit binary A are exclusive negated through the first XNOR gate 240, and then 2 Is output as the second bit value (S 1 ) of the complemented N-bit binary digit of S.
동시에, 반전된 N비트 이진수 A의 N-1번째 비트값과 반전된 N비트 이진수 A의 두 번째 비트값 부터 N-2번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)를 통해 배타적 부정논리합되어 2의 보수화되는 N비트 이진수 S의 N-1번째 비트값 SN-1로 출력된다.At the same time, the N-1th bit value of the inverted N-bit binary A and the bit value that is negatively multiplied from the second bit value of the inverted N-bit binary A to the N-2th bit value are plural XNOR gates 260 1 through 1 . 260 N-2 ) is output through the N−2 th XNOR gate 260 N-2 of the N-1 th bit value S N-1 of the two's complement N-bit binary S.
따라서, 본 발명을 이용하면, N비트 이진수에 대한 2의 보수를 세 단계로 수행할 수 있으므로, 전술한 종래기술에 비해 N비트의 2의 보수 수행을 고속으로 처리할 수 있는 잇점이 있다.Therefore, by using the present invention, since two's complement for N-bit binary can be performed in three stages, there is an advantage that the two's complement of N-bits can be processed at a higher speed than the above-described prior art.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950028122A KR0154934B1 (en) | 1995-08-31 | 1995-08-31 | Improved circuit for accomplishing the 2's complement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950028122A KR0154934B1 (en) | 1995-08-31 | 1995-08-31 | Improved circuit for accomplishing the 2's complement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970012122A KR970012122A (en) | 1997-03-29 |
| KR0154934B1 true KR0154934B1 (en) | 1998-11-16 |
Family
ID=19425541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950028122A KR0154934B1 (en) | 1995-08-31 | 1995-08-31 | Improved circuit for accomplishing the 2's complement |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154934B1 (en) |
-
1995
- 1995-08-31 KR KR1019950028122A patent/KR0154934B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970012122A (en) | 1997-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6820107B1 (en) | Square root extraction circuit and floating-point square root extraction device | |
| US4953115A (en) | Absolute value calculating circuit having a single adder | |
| US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
| US4758974A (en) | Most significant digit location | |
| EP0209308A2 (en) | Circuitry for complementing binary numbers | |
| US4441158A (en) | Arithmetic operation circuit | |
| US5957996A (en) | Digital data comparator and microprocessor | |
| US5471414A (en) | Fast static CMOS adder | |
| US4709346A (en) | CMOS subtractor | |
| EP0467524B1 (en) | Lookahead adder | |
| US3842250A (en) | Circuit for implementing rounding in add/subtract logic networks | |
| US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
| US5245563A (en) | Fast control for round unit | |
| US5548546A (en) | High-speed carry increment adding device | |
| US4827444A (en) | Carry skip-ahead circuit for Manchester-type adder chain | |
| US6484193B1 (en) | Fully pipelined parallel multiplier with a fast clock cycle | |
| US5140546A (en) | Adder circuit apparatus | |
| KR0154934B1 (en) | Improved circuit for accomplishing the 2's complement | |
| US6199090B1 (en) | Double incrementing, low overhead, adder | |
| US5635858A (en) | Zero-stopping incrementers | |
| US5978826A (en) | Adder with even/odd 1-bit adder cells | |
| KR0154933B1 (en) | Improved circuit for accomplishing the increment | |
| US6044063A (en) | Unsigned integer comparator | |
| US5781465A (en) | Method and apparatus for fast carry generation detection and comparison | |
| US4041296A (en) | High-speed digital multiply-by-device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20010629 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |