RU2089044C1

RU2089044C1 - Code-to-time-modulated-signal converter

Info

Publication number: RU2089044C1
Application number: RU94025657A
Authority: RU
Inventors: Владимир Федорович Кукушкин
Original assignee: Владимир Федорович Кукушкин
Priority date: 1994-07-08
Filing date: 1994-07-08
Publication date: 1997-08-27
Also published as: RU94025657A; RU2089044C9

Abstract

FIELD: digital-to-analog converters including those having high output power level. SUBSTANCE: converter has n-bit register to receive and store converted code, n-bit counter with clock input bus, and code comparison unit wherein major energy-carrying frequencies of obtained signal spectrum at constant clock frequency are increased due to introduction of m AND gates, m-input OR gate, AND gate, and OR gate. At same clock frequency, converter provides for 16-fold increase in fundamental frequency and at least 80-fold decrease in low-frequency component amplitude. EFFECT: increased spectrum major frequencies of time-modulated signal obtained and reduced amplitude of low-frequency spectrum components thereby improving signal filtering conditions. 2 dwg

Description

Изобретение относится к технике преобразования цифровых величин в аналоговые и может быть применено в цифро-аналоговых преобразователях (ЦАП), в том числе и со значительным уровнем выходной мощности. The invention relates to techniques for converting digital values into analogue and can be used in digital-to-analog converters (DACs), including those with a significant level of output power.

Известны преобразователи кода в сигнал с временной модуляцией, основанные на использовании импульса фиксированной (эталонной) длительности и изменении периода следования получаемых выходных импульсов в соответствии с заданным кодом [1] называемые иногда преобразователями с частотно-импульсной модуляцией. Known converters of the code into a signal with a time modulation, based on the use of a pulse of a fixed (reference) duration and changing the repetition period of the resulting output pulses in accordance with a given code [1] are sometimes called frequency-pulse converters.

Основным недостатком таких преобразователей является трудность получения значительного коэффициента заполнения импульсов при высоком разрешении в случае использования фиксированной тактовой сетки возможных переходов выходного сигнала с одного на другой двоичный уровень. The main disadvantage of such converters is the difficulty of obtaining a significant pulse duty cycle at high resolution in the case of using a fixed clock grid of possible transitions of the output signal from one to another binary level.

Известны и преобразователи кода в сигнал с временной модуляцией, основанные на использовании m последовательностей сигналов с так называемой широтно-импульсной модуляцией (ШИМ) со сдвигом каждой последовательности на величину T/m относительно импульсов другой последовательности, где T период следования импульсов ШИМ, а m число импульсных последовательностей [2] обеспечивающие уменьшение ошибок ЦАП за счет усложнения их аппаратурной реализации. Этот недостаток существенно усугубляется при попытках снизить динамическую погрешность преобразователя [3]
Наиболее близким по технической сущности к данному преобразователю является принятый в качестве прототипа преобразователь кода в сигнал с временной модуляцией, содержащий n-разрядный регистр для приема и хранения преобразуемого кода, n-разрядный счетчик с шиной входа тактовых импульсов и блок сравнения кодов, входы которого соединены с выходами регистра и счетчика соответственно [1]
В сущности это классический преобразователь кода в сигнал с ШИМ, главным достоинством которого является простота обеспечения высокой точности преобразования путем увеличения разрядности кода. А главный недостаток такого преобразователя относительно низкие основные частоты спектра получаемого сигнала (снижающиеся с увеличением разрядности кода), что ограничивает частотные характеристики ЦАПов и приводит к необходимости применения инерционных и громоздких фильтров или к необходимости применения элементов повышенного быстродействия в счетно-логической части ЦАПов для получения заданных частотных характеристик.Converters of code to a signal with time modulation are also known, based on the use of m sequences of signals with the so-called pulse width modulation (PWM) with a shift of each sequence by a value of T / m relative to pulses of another sequence, where T is the pulse repetition period of the PWM and m is the number pulse sequences [2] ensuring the reduction of DAC errors due to the complexity of their hardware implementation. This disadvantage is significantly exacerbated when trying to reduce the dynamic error of the Converter [3]
The closest in technical essence to this converter is the code-to-time-modulated signal converter adopted as a prototype, containing an n-bit register for receiving and storing the converted code, an n-bit counter with a clock input bus and a code comparison unit, the inputs of which are connected with register and counter outputs, respectively [1]
In essence, this is a classic code-to-PWM signal converter, the main advantage of which is the simplicity of ensuring high conversion accuracy by increasing the bit depth of the code. And the main disadvantage of such a converter is the relatively low fundamental frequencies of the received signal spectrum (decreasing as the code bit increases), which limits the frequency characteristics of the DACs and necessitates the use of inertial and bulky filters or the need to use high-speed elements in the counting and logical part of the DACs frequency characteristics.

Целью изобретения является повышение основных частот спектра получаемого сигнала с временной модуляцией и снижение амплитуд низкочастотных составляющих этого спектра. The aim of the invention is to increase the fundamental frequencies of the spectrum of the received signal with time modulation and to reduce the amplitudes of the low-frequency components of this spectrum.

Указанная цель достигается тем, что в преобразователь кода в сигнал с временной модуляцией, содержащий n-разрядный регистр для приема и хранения преобразуемого кода, n-разрядный счетчик с шиной входа тактовых импульсов и блок сравнения кодов, введены группа из m элементов И, m-входовой элемент ИЛИ, элемент И и элемент ИЛИ, выход которого является выходом преобразователя, а с соответствующими входами блока сравнения кодов соединены выходы (n m) старших разрядов n-разрядного регистра и (n m) младших разрядов n-разрядного счетчика, блок сравнения кодов имеет выходы соответственно равенства кодов и превышения кода (n m) старших разрядов регистра над кодом (n m) младших разрядов счетчика, последний из выходов соединен с одним из входов элемента ИЛИ, соединенного по другому входу с выходом элемента И, и один из входов которого соединен с выходом равенства кодов блока сравнения кодов, а другой с выходом m-входового элемента ИЛИ, входы которого соединены с выходами m элементов И группы соответственно, причем первый вход каждого i-го элемента И группы соединен с выходом i-го из младших разрядов n-разрядного регистра, последний вход каждого элемента И группы, кроме элемента, соединенного по первому входу с выходом младшего разряда регистра, соединен с выходом (n i + 1) разряда n-разрядного счетчика, промежуточные входы с инверсными выходами более младших, начиная с (n i), из m старших разрядов n-разрядного счетчика, последний вход элемента И группы, первый вход которого соединен с выходом младшего разряда регистра, соединен или с выходом старшего разряда n-разрядного счетчика, или подключен к выходу источника импульсного сигнала с периодом, равным периоду сигнала на шине входа тактовых импульсов, с коэффициентом заполнения, равным 0,5, и синхронизированного с ними. This goal is achieved by the fact that a group of m elements And, m- are introduced into the code-to-time converter with a n-bit register for receiving and storing the converted code, an n-bit counter with a clock input bus and a code comparison unit the input OR element, the AND element, and the OR element, the output of which is the output of the converter, and the outputs (nm) of the upper bits of the n-bit register and (nm) of the lower bits of the n-bit counter, the comparison block to dov has outputs, respectively, of the equality of codes and the excess of the code (nm) of the upper bits of the register over the code (nm) of the lower bits of the counter, the last of the outputs is connected to one of the inputs of the OR element connected to the input of the element And at the other input, and one of the inputs of which with the output of the equality of the codes of the code comparison unit, and the other with the output of the m-input OR element, the inputs of which are connected to the outputs of m elements of the AND group, respectively, with the first input of each i-th element of the AND group connected to the output of the i-th lower order in the register, the last input of each element AND of the group, except for the element connected at the first input to the output of the least significant bit of the register, is connected to the output (ni + 1) of the discharge of the n-bit counter, intermediate inputs with inverse outputs of the lower ones, starting with (ni) , of the m high bits of the n-bit counter, the last input of the AND element, the first input of which is connected to the output of the least significant bit of the register, is connected either to the output of the highest bit of the n-bit counter, or connected to the output of the pulse signal source with a period, equal to the period of the signal on the input bus of the clock pulses, with a duty cycle equal to 0.5, and synchronized with them.

Положительный эффект при этом достигается благодаря повышению основных частот спектра получаемого сигнала, максимальная амплитуда которых равна максимальной амплитуде сигналов в прототипе, по сравнению с прототипом, в 2^m раз, а максимальная амплитуда гармоники частоты f/2ⁿ ( являющейся основной для прототипа), где f частота следования тактовых импульсов, снижается, по сравнению с прототипом, не менее чем в 2ⁿ/π раз, из-за снижения глубины модуляции на этой частоте и предотвращения возможности увеличения ее при значениях m младших разрядов регистра, превышающих единицу младшего разряда.A positive effect is achieved by increasing the fundamental frequencies of the spectrum of the received signal, the maximum amplitude of which is equal to the maximum amplitude of the signals in the prototype, compared to the prototype, 2 ^m times, and the maximum harmonic amplitude of the frequency f / 2 ⁿ (which is the main one for the prototype), where f the repetition rate of clock pulses is reduced, compared with the prototype, by at least 2 ⁿ / π times, due to a decrease in the modulation depth at this frequency and to prevent the possibility of increasing it at values of m lower digits p registers exceeding the unit of the lower order.

На фиг. 1 приведена функциональная схема предлагаемого преобразователя кода в сигнал с временной модуляцией, содержащего n-разрядный регистр 1 для приема и хранения преобразуемого кода, n-разрядный счетчик 2 с шиной 3 входа тактовых импульсов и блок 4 сравнения кодов, а также вновь введенную группу из m элементов И 5, m-входовый элемент ИЛИ 6, элемент И 7 и элемент ИЛИ 8, выход которого является выходом преобразователя, а с соответствующими входами блока 4 сравнения кодов соединены выходы (n m) старших разрядов n-разрядного регистра 1 и (n m) младших разрядов n-разрядного счетчика 2, причем блок 4 сравнения кодов имеет выходы соответственно равенства кодов и превышения кода (n m) старших разрядов регистра 1 над кодом (n m) младших разрядов счетчика 2, последний из названных выходов соединен с одним из входов элемента ИЛИ 8, соединенного по другому входу с выходом элемента И 7, один из входов которого соединен с выходом равенства кодов блока 4 сравнения кодов, а другой -с выходом m-входового элемента ИЛИ 6, входы которого соединены с выходами m элементов И 5 группы соответственно, причем первый вход каждого i-го элемента И 5 группы соединен с выходом i-го из младших разрядов n-разрядного регистра 1, последний вход каждого элемента И 5 группы соединен с выходом (n i + 1) разряда n-разрядного счетчика 2, а промежуточные входы с инверсными выходами более младших, начиная с (n i), из m старших разрядов n-разрядного счетчика 2. In FIG. 1 is a functional diagram of the proposed code to signal converter with time modulation, containing n-bit register 1 for receiving and storing the converted code, n-bit counter 2 with bus 3 input clock pulses and block 4 code comparison, as well as a newly entered group of m elements AND 5, m-input element OR 6, element 7 and element OR 8, the output of which is the output of the converter, and the outputs (nm) of the upper bits of the n-bit register 1 and (nm) of the lower ones are connected to the corresponding inputs of the code comparison unit 4 bits n- bit counter 2, moreover, the code comparison unit 4 has outputs, respectively, of the equality of codes and the excess of the code (nm) of the upper bits of register 1 over the code (nm) of the lower bits of counter 2, the last of these outputs is connected to one of the inputs of the element OR 8 connected in a different way the input with the output of AND element 7, one of the inputs of which is connected to the code equality output of the code comparison unit 4, and the other with the output of the m-input element OR 6, the inputs of which are connected to the outputs of the m AND group 5 elements, respectively, with the first input of each i -g about the And 5 element of the group is connected to the output of the i-th least significant bit of the n-bit register 1, the last input of each And 5 element of the group is connected to the output (ni + 1) of the discharge of the n-bit counter 2, and the intermediate inputs with the inverse outputs of the lower starting with (ni), from the m high bits of the n-bit counter 2.

Для определенности рисунка m принято равным 4. For definiteness, the figure m is taken equal to 4.

На фиг.2 приведена диаграмма работы старших разрядов n-разрядного счетчика 2, начиная с (n m) разряда с переключением (счетом) по отрицательному фронту, номера разрядов счетчика указаны слева от соответствующих циклограмм. Figure 2 shows the diagram of the senior bits of the n-bit counter 2, starting with (n m) bits with switching (counting) on a negative edge, the numbers of the bits of the counter are indicated to the left of the corresponding cyclograms.

Работает преобразователь следующим образом:
n-разрядный регистр 1 принимает и хранит до очередного изменения n-разрядный преобразуемый код входного слова А, а n-разрядный счетчик 2 производит непрерывный счет импульсов, поступающих по шине 3 входа тактовых импульсов;
при нулевых значениях m-младших разрядов преобразуемого кода прохождение сигнала с выхода равенства кодов блока 4 сравнения кодов блокируется всеми элементами И 5 группы независимо от состояния старших разрядов n-разрядного счетчика 2 и преобразователь формирует классический сигнал с ШИМ с частотой f/2^n-m, действие которого в каждом цикле работы (n m) младших разрядов n-разрядного счетчика 2 начинается от момента переполнения этих (n - m) младших разрядов, т. е. от момента их перехода в "0" состояние, и заканчивается в момент начала периода счетного импульса, при котором код этих разрядов счетчика 2 становится равным коду (n m) старших разрядов n-разрядного регистра 1, т.е. когда код этих разрядов регистра 2 перестает быть большим, чем код сравниваемых разрядов счетчика 2;
при нулевых значения (n m) старших разрядов преобразуемого кода нулевое значение (n m) старших разрядов регистра 1 ни в одном из счетных тактов не превышает значения кода (n m) младших разрядов n-разрядного счетчика 2, определяя нулевое состояние сигнала на выходе превышения блока 4 сравнения кодов, и лишь на выходе равенства кодов блока 4 сравнения кодов появляется сигнал в течение одного периода счетных импульсов, соответствующего нулевому состоянию (n m) младших разрядов n-разрядного счетчика, в каждом из циклов его работы, однако его прохождение на выход преобразователя определяется соотношением кодов m младших разрядов регистра 1 и m старших разрядов счетчика 2;
наклонной штриховкой на фиг. 2 отмечены временный циклы (n m) разряда счетчика, в которых имеет место, согласно фиг.1, формирование указанных выше импульсов счетного периода (формируется разрешающий сигнал на выходе m-входового элемента ИЛИ 6) при наличии единицы в разрядах регистра, отмеченных в крайней правой колонке фиг.2, а над циклограммой работы (n m) разряда счетчика указаны десятичные значения кодов m старших разрядов счетчика, образующих полный набор циклов работы (n m) разряда, соответствующий полному циклу работы n-разрядного счетчика 2, по этой штриховке видно, что помеченные штриховкой циклы работы (n m) младших разрядов n-разрядного счетчика 2 при наличии "1" в любом одном из m младших разрядов регистра нигде не перекрываются, а частота формирования указанных импульсов (частота следования штрихованных циклов) меняется в 2 раза при каждом перемещении "1" в соседний разряд регистра 1, что определяет режим частотно-импульсной модуляции при "1" лишь в одном из m младших разрядов регистра (при нулевых старших разрядах), а при наличии "1" в нескольких из m младших разрядов регистра 1 кодируемый коэффициент заполнения обеспечивается путем логического сложения сигналов m-входовым элементом ИЛИ 6, но уже с получением более общего (по сравнению с частотно-импульсным) режима число-импульсной модуляции с нарушением строгой равномерности (периодичности) следования импульсов;
при ненулевых значения m младших и (n m) старших разрядов n-разрядного регистра 1 кодируемый коэффициент заполнения, на основании изложенного, обеспечивается смешанным (комбинированным) режимом работы с ШИМ, но с увеличением длительности сигнала на один период следования счетных импульсов (на интервал, в котором коды (n m) младших разрядов счетчика 2 равны кодам (n m) старших разрядов регистра 1) в циклах работы (n m) младших разрядов счетчика 2, соответствующих кодам m младших разрядов регистра 1, отмеченных штриховкой на фиг.2, для "1" значений соответствующих разрядов кода m младших разрядов регистра 1;
кроме того, по штриховым пометкам видно, что при связях в преобразователе на фиг.1 никогда не используется для формирования дополнительного импульса с длительностью, равной периоду следования счетных импульсов, "0" цикл работы (n m) младших разрядов счетчика 2, который сдвинут относительно помеченного штриховкой цикла работы (n m) младших разрядов счетчика 2 для "1" в младшем разряде регистра 1 ровно на половину периода работы n-разрядного счетчика 2, а это дает возможность практически полностью исключить из спектра получаемого сигнала гармонику f/2ⁿ, если последний вход элемента И 5 группы, первый вход которого соединен с выходом младшего разряда регистра 1 (правый крайний элемент И 5 для фиг.1), подключить (вместо выхода старшего разряда счетчика 2) к выходу источника импульсного сигнала с периодом, равным периоду сигнала на шине входа тактовых импульсов с коэффициентом заполнения, равным 0,5, и синхронизированного с ними. В этом варианте преобразователя при "1" в младшем разряде регистра будет формироваться в режиме ЧИМ или удлиняться в режиме ШИМ дополнительный импульс не только в "2^m-1" цикле работы (n m) младших разрядов счетчика 2, а и в "0" цикле, но его длительность будет в 2 раза меньше в каждом из этих двух циклов, чем период счетных импульсов.The converter operates as follows:
n-bit register 1 receives and stores, until the next change, the n-bit convertible code of the input word A, and the n-bit counter 2 produces a continuous count of pulses arriving on the clock input bus 3;
at zero values of the m-low bits of the converted code, the signal passage from the code equality output of block 4 of code comparison is blocked by all elements of group 5 and 5, regardless of the state of the highest bits of n-bit counter 2, and the converter generates a classical PWM signal with a frequency of f / 2 ^nm , action which in each operation cycle (nm) of the least significant bits of the n-bit counter 2 starts from the moment of overflow of these (n - m) least significant bits, that is, from the moment of their transition to the "0" state, and ends at the beginning of the counting period mpulsa, wherein the code bits of the counter 2 is equal to the code (nm) significant bits of n-bit register 1, i.e. when the code of these bits of register 2 ceases to be larger than the code of the compared bits of counter 2;
at zero values (nm) of the highest bits of the converted code, the zero value (nm) of the highest bits of register 1 does not exceed the code value (nm) of the least significant bits of the n-bit counter 2 in any of the counting cycles, determining the zero state of the signal at the output of the excess of the comparison block 4 codes, and only at the output of the equality of codes of block 4 code comparison does a signal appear during one period of counting pulses, corresponding to the zero state (nm) of the least significant bits of the n-bit counter, in each of the cycles of its operation, however, its passage through and the converter output is determined by the ratio of the codes m of the lower order bits of register 1 and the m high order of bits of counter 2;
oblique hatching in FIG. 2 shows the time cycles (nm) of the discharge of the counter, in which, according to Fig. 1, the formation of the above pulses of the counting period takes place (an enable signal is generated at the output of the m-input element OR 6) if there is a unit in the register bits marked in the extreme right the column of figure 2, and the decimal values of the codes m of the highest bits of the counter, which form the complete set of cycles of operation (nm) of the discharge, corresponding to the full cycle of operation of the n-bit counter 2, are indicated above the cycle diagram of the operation (nm) of the discharge of the counter, this shading shows that the shaded cycles of operation (nm) of the least significant bits of the n-bit counter 2 in the presence of "1" in any one of the m least significant bits of the register are not overlapped anywhere, and the frequency of formation of the indicated pulses (the repetition rate of the shaded cycles) changes by 2 times with each movement " 1 "to the neighboring bit of register 1, which determines the frequency-pulse modulation mode with" 1 "in only one of the m lower order bits of the register (with zero high order bits), and if there is" 1 "in several of the m lower order bits of register 1, the encoded coefficient filling about it is ensured by logical addition of signals by the m-input element OR 6, but already with obtaining a more general (compared with the frequency-pulse) mode of the number-pulse modulation with violation of the strict uniformity (periodicity) of the pulse repetition;
for nonzero values of m low and (nm) high order bits of n-bit register 1, the encoded duty cycle, based on the foregoing, is provided by a mixed (combined) mode of operation with PWM, but with an increase in the signal duration by one period of the counting pulses (per interval, in wherein the codes (nm) of the lower digits of counter 2 are equal to the codes (nm) of the highest digits of register 1) in the operating cycles (nm) of the lower digits of counter 2, corresponding to the codes m of the lower digits of register 1, indicated by the shading in FIG. 2, for “1” values conformity the leading bits of the code m of the lower bits of register 1;
in addition, it can be seen from the bar marks that when the connections in the converter of Fig. 1 are never used to form an additional pulse with a duration equal to the period of the counting pulses, the "0" low-order cycle (nm) of the counter 2, which is shifted relative to the marked by shading the cycle of operation (nm) of the least significant bits of counter 2 for "1" in the least significant bit of register 1 exactly half the period of operation of the n-bit counter 2, and this makes it possible to almost completely eliminate the harmonic f / 2 ⁿ , if the last input of the And 5 element of the group, the first input of which is connected to the output of the least significant bit of register 1 (the rightmost And 5 element for Fig. 1), connect (instead of the output of the highest bit of the counter 2) to the output of the pulse signal source with a period, equal to the period of the signal on the input bus of the clock pulses with a duty cycle equal to 0.5, and synchronized with them. In this version of the converter, when "1" in the least significant bit of the register, it will be generated in the PFM mode or lengthened in the PWM mode if the additional pulse is not only in the "2 ^m-1 " low-order operation cycle (nm) of the counter 2, but also in the "0" cycle , but its duration will be 2 times less in each of these two cycles than the period of the counted pulses.

Разложение получаемого в преобразователе сигнала в ряд Фурье показывает, что, по сравнению с прототипом, для которого максимальная амплитуда сигнала равна

, где E перепад выходного сигнала, при частоте его f/2ⁿ, в предложенном преобразователе имеет место такой же по величине максимум амплитуды на частоте f/2^n-m=(f/2ⁿ)•2^m, т.е. на гораздо более высокой (в 2^m раз) частоте, а на частоте f/2ⁿ амплитуда по крайней мере в 2ⁿ/π раз меньше (при варианте реализации по фиг.1). Не имеет особого смысла заниматься в рамках данного описания анализом более высоких гармоник, хотя и их подавление в предложенном преобразователе достаточно велико, так как эффективность их подавления фильтрами ЦАП растет, причем в ЦАП с мощным выходом (например, в регуляторах температуры чувствительных элементов гиростабилизированных платформ или во вторичных источниках питания с цифровым управлением) нагрузка, как правило, подключается через LC-фильтры, коэффициент подавления которых растет с ростом номеров гармоник пропорционально квадрату частоты, т.е. пропорционально квадрату гармоник.The expansion of the signal received in the converter in a Fourier series shows that, compared with the prototype, for which the maximum signal amplitude is

, where E is the difference of the output signal, at its frequency f / 2 ⁿ , in the proposed converter, the amplitude maximum at the frequency f / 2 ^nm = (f / 2 ⁿ ) • 2 ^m is the same in magnitude, i.e. at a much higher (2 ^m times) frequency, and at a frequency f / 2 ^{n, the} amplitude is at least 2 ⁿ / π times less (in the embodiment of FIG. 1). It does not make much sense to engage in analysis of higher harmonics within the framework of this description, although their suppression in the proposed converter is quite large, since the efficiency of their suppression by DAC filters increases, moreover, in a DAC with a powerful output (for example, in temperature controllers of sensitive elements of gyrostabilized platforms or in digitally controlled secondary power supplies) the load is usually connected via LC filters, the suppression coefficient of which increases with the increase in harmonic numbers in proportion squared frequency i.e. in proportion to the squared harmonics.

Например, при n 8 и m 4 в предложенном преобразователе, по сравнению с прототипом, при неизменной тактовой частоте обеспечивается при равной амплитуде увеличение частоты основной энергонесущей гармоники в 2^m 2⁴ 16 раз, а снижение амплитуды самой низкочастотной компоненты (частоты f/2ⁿ) не менее, чем в 2ⁿ/π= 2⁸/π = 81,42 раза, что обеспечивает возможность значительного облегчения фильтрации сигнала и миниатюризацию фильтров.For example, when n 8 and m 4 in the proposed converter, in comparison with the prototype, at a constant clock frequency, an equal amplitude provides an increase in the frequency of the main energy-carrying harmonic by 2 ^m 2 ⁴ 16 times, and a decrease in the amplitude of the lowest-frequency component (frequency f / 2 ⁿ ) not less than 2 ⁿ / π = 2 ⁸ / π = 81.42 times, which makes it possible to significantly facilitate signal filtering and miniaturization of filters.

В этом и состоит технико-экономический эффект от реализации предлагаемого преобразователя. This is the technical and economic effect of the implementation of the proposed Converter.

Claims

A code-to-time converter with a n-bit register for receiving and storing a code to be converted, an n-bit counter with a clock input bus and a code comparison unit, characterized in that a group of m AND elements is introduced into it, m-input the OR element, the AND element, and the OR element, whose output is the output of the converter, and the outputs of nm high bits of the n-bit register and nm lower bits of the n bit counter are connected to the corresponding inputs of the code comparison block, the code comparison block has you If, respectively, the codes are equal and the code of nm higher bits of the register is higher than the nm code of the lower bits of the counter, the last of the outputs is connected to one of the input of the OR element connected to the output of the AND element through one input, one of the inputs of which is connected to the code equality output of the code comparison unit and the other with the output of the m-input OR element, the outputs of which are connected to the outputs of m elements of the AND group, respectively, with the first input of each i-th element of the AND group connected to the output of the i-th least significant bit of the n-bit reg country, the last input of each element of the AND group, except for the element whose first input is connected to the output of the least significant bit of the register, is connected to the output of the (ni + 1) -th bit of the n-bit counter, intermediate inputs with inverse outputs of the lowest, starting from (ni) of the m senior bits of the n-bit counter, the last input of the AND element of the group, the first input of which is connected to the low-order output of the n-bit register, is connected either to the high-order output of the n-bit counter or connected to the output of the pulse signal source with a period equal to period of the signal on the bus input clock pulses with a duty cycle of 0.5 and synchronized with them.