RU2070350C1 - Method for producing silicon-on-insulator structures - Google Patents
Method for producing silicon-on-insulator structures Download PDFInfo
- Publication number
- RU2070350C1 RU2070350C1 RU92002178A RU92002178A RU2070350C1 RU 2070350 C1 RU2070350 C1 RU 2070350C1 RU 92002178 A RU92002178 A RU 92002178A RU 92002178 A RU92002178 A RU 92002178A RU 2070350 C1 RU2070350 C1 RU 2070350C1
- Authority
- RU
- Russia
- Prior art keywords
- silicon
- columns
- layer
- epitaxial layer
- submicron
- Prior art date
Links
Images
Abstract
Description
Изобретение относится к микроэлектронике, более конкретно к технологии получения кремний-структур (КНИ) и может быть использовано при изготовлении дискретных приборов и интегральных схем (ИС). The invention relates to microelectronics, and more particularly to a technology for producing silicon structures (SOI) and can be used in the manufacture of discrete devices and integrated circuits (ICs).
Известен способ изготовления КНИ-структур окислением пористого кремния (Зарубежная электронная техника, 1978, N 15, с. 42, патент Японии N 51 - 23433). В этом способе на поверхности исходной пластины формируют слой пористого кремния, на котором выращивают эпитаксиальный слой (эпислой). С помощью маски из нитрида кремния в эпислое формируют локальные области пористого кремния, проходящие до нижележащего слоя пористого кремния. После удаления нитрида кремния проводят окисление пористого кремния, в результате чего образуются участки монокристаллического кремния (монокремния), полностью изолированные друг от друга и от подложки окислом кремния. A known method of manufacturing SOI structures by the oxidation of porous silicon (Foreign electronic technology, 1978, No. 15, p. 42, Japanese patent N 51 - 23433). In this method, a porous silicon layer is formed on the surface of the original plate, on which an epitaxial layer (epilayer) is grown. Using a mask of silicon nitride in epileum, local areas of porous silicon are formed, extending to the underlying porous silicon layer. After removal of silicon nitride, porous silicon is oxidized, as a result of which sections of monocrystalline silicon (monosilicon) are formed, completely isolated from each other and from the substrate by silicon oxide.
Недостатками данного способа являются использование непроизводительного процесса электрохимического анодирования, плохое воспроизведение технологии и как результат отсутствие коммерческого освоения. The disadvantages of this method are the use of a non-productive process of electrochemical anodization, poor reproduction of the technology and, as a result, the lack of commercial development.
Наиболее близким по технической сущности к предлагаемому способу является эпик-процесс. В эпик-процессе (Гаряинов С. А. Диэлектрическая изоляция элементов интегральных схем.-М. Советское радио, 1975, с. 39 42) на одной из сторон исходной пластины выращивают эпислой для создания областей высокой проводимости под элементами ИС. Затем выращивают слой термического окисла кремния, на основе которого фотолитографией создают маску для глубинного травления. Травлением через эту маску формируют рельеф, определяющий конфигурацию будущих участков поверхности с КНИ-структурой, так называемых карманов. После этого выращивают слой окисла кремния толщиной 1,0.1,5 мкм по всей поверхности сформированного рельефа. Этот слой собственно и является изолирующим. Поверх слоя окисла кремния осаждают слой поликристаллического кремния (поликремния) толщиной 300.600 мкм, выполняющий роль несущей подложки будущей ИС. Затем поликремний шлифуют и полируют с таким расчетом, чтобы получить поверхность, строго параллельную поверхности исходной пластины. После этого шлифуют и полируют монокремний исходной пластины почти до слоя окисла кремния. Оставшийся перед слоем окисла кремния монокремний снимают в полирующем травителе. В результате получают подложку для изготовления ИС с изоляцией элементов слоем окисла кремния. В ней роль несущей подложки выполняет поликремний, в который утоплены карманы монокремния, отделенные от несущей подложки слоем окисла кремния. The closest in technical essence to the proposed method is an epic process. In the epic process (S. Garyainov, Dielectric isolation of integrated circuit elements.- M. Sovetskoe Radio, 1975, p. 39 42), epileum is grown on one side of the original plate to create areas of high conductivity under IP elements. Then a layer of thermal silicon oxide is grown, on the basis of which a mask for deep etching is created by photolithography. Etching through this mask forms a relief that determines the configuration of future surface areas with SOI structure, the so-called pockets. After that, a silicon oxide layer 1.0.1.5 μm thick is grown over the entire surface of the formed relief. This layer itself is insulating. A layer of polycrystalline silicon (polysilicon) 300.600 μm thick is deposited on top of the silicon oxide layer, which acts as the supporting substrate of the future IC. Then polysilicon is polished and polished so as to obtain a surface strictly parallel to the surface of the original plate. After that, the polysilicon of the initial plate is ground and polished almost to a layer of silicon oxide. Monosilicon remaining in front of the silicon oxide layer is removed in a polishing etchant. The result is a substrate for the manufacture of ICs with the isolation of elements with a layer of silicon oxide. In it, the role of the carrier substrate is played by polysilicon, in which the pockets of monosilicon, separated from the carrier substrate by a layer of silicon oxide, are recessed.
Недостатками эпик-процесса являются (Черняев В. Н. Технология производства интегральных микросхем и микропроцессоров. М. Радио и связь, 1987, с. 361) потребность в специальном оборудовании для точной шлифовки, критичность проводимых процессов к воздействию различных технологических факторов, трудность изготовления подложек с глубиной кармана меньше 3 мкм (Гаряинов С. А. Диэлектрическая изоляция элементов интегральных схем.- М.Советское радио, 1975, с. 57), большой расход сверхчистых реагентов при осаждении поликремния, наличие продолжительных и трудоемких операций особо точной шлифовки и полировки пластин на большую глубину. The disadvantages of the epic process are (V. Chernyaev, Technology for the production of integrated circuits and microprocessors. M. Radio and communications, 1987, p. 361), the need for special equipment for precise grinding, the criticality of the processes to the effects of various technological factors, the difficulty of manufacturing substrates with a pocket depth of less than 3 μm (Garyainov S. A. Dielectric isolation of integrated circuit elements. - M. Sovetskoe Radio, 1975, p. 57), high consumption of ultrapure reagents during the deposition of polysilicon, the presence of long and t ore-intensive operations of especially precise grinding and polishing of plates to a great depth.
Критичность проводимых процессов во многом определяется тем, что часто после нанесения поликремния структура значительно прогибается из-за возникших в ней механических напряжений. Искривление структуры не позволяет равномерно вскрыть все карманы и изготовить подложки с глубиной кармана меньше 3 мкм. Все это не позволяет получать эпик-методом ИС с высокой плотностью упаковки элементов. The criticality of the processes is largely determined by the fact that often after applying polysilicon, the structure bends significantly due to mechanical stresses arising in it. The curvature of the structure does not allow evenly opening all pockets and making substrates with a pocket depth of less than 3 μm. All this does not allow to obtain an IP epic method with a high packing density of elements.
Предлагаемый способ свободен от этих недостатков. Он реализуется на распространенном оборудовании стандартными операциями технологии микроэлектроники. Предлагаемый способ позволяет получать слои монокремния толщиной около 0,5 мкм на изоляторе, а также формировать на основе этих слоев ИС с высокой плотностью упаковки элементов и высоким быстродействием. Причем предлагаемый способ позволяет повысить выход ИС за счет повышения плотности упаковки элементов. The proposed method is free from these disadvantages. It is implemented on common equipment by standard operations of microelectronics technology. The proposed method allows to obtain layers of monosilicon with a thickness of about 0.5 μm on the insulator, and also to form based on these layers of IC with a high packing density of elements and high speed. Moreover, the proposed method allows to increase the output of the IC by increasing the packing density of the elements.
Технической задачей изобретения является упрощение и повышение производительности процесса изготовления КНИ-структур. An object of the invention is to simplify and increase the productivity of the manufacturing process of SOI structures.
Поставленная задача достигается тем, что в способ изготовления КНИ-структур, включающий выращивание на кремниевой пластине эпислоя, его локальное удаление и окисление структуры, внесены следующие изменения: перед выращиванием эпислоя на поверхности кремниевой пластины создают столбы кремния путем формирования нелитографическими методами маскирующих участков субмикронных размеров (МУСР), отстоящих друг от друга на субмикронные расстояния, и травления через маскирующие участки кремниевой пластины, причем выращивание эпислоя проводят на столбах кремния, а локальное его удаление осуществляют до поверхности столбов кремния. The task is achieved in that the following changes are made to the method for manufacturing SOI structures, including growing epilayer on a silicon wafer, its local removal and oxidation of the structure: before growing an epilayer on a silicon wafer surface, silicon columns are created by forming mask sections of submicron sizes by non-lithographic methods ( ISMR), spaced apart by submicron distances, and etched through masking portions of the silicon wafer, silicon pillars, and its local removal is performed to the surface of silicon pillars.
Создание на поверхности кремниевой пластины столбов кремния путем формирования нелитографическими методами МУСР, отстоящих друг от друга на субмикронные расстояния, и травления через маскирующие участки кремниевой пластины, а также выращивание эпислоя на столбах кремния и локальное его удаление до поверхности столбов кремния, приводит при реализации заявляемого изобретения к упрощению и повышению производительности процесса изготовления КНИ-структур. The creation on the surface of the silicon wafer of silicon columns by the formation of non-lithographic methods of SSSR spaced apart by submicron distances and etching through masking portions of the silicon wafer, as well as growing epilayer on silicon columns and its local removal to the surface of silicon columns, leads to the implementation of the claimed invention to simplify and increase the productivity of the manufacturing process of SOI structures.
Это обусловлено тем, что в заявляемом способе не используются шлифовка и полировка, а также осаждение слоя поликремния большой толщины. Вместо этих процессов предлагается использовать набор стандартных технологических операций микроэлектроники, в том числе и для создания на поверхности кремниевой пластины столбов кремния, а также для выращивания на них эпислоя. This is due to the fact that the claimed method does not use grinding and polishing, as well as the deposition of a layer of polysilicon of large thickness. Instead of these processes, it is proposed to use a set of standard technological operations of microelectronics, including for creating silicon columns on the surface of a silicon wafer, as well as for growing an epilayer on them.
При поиске в патентной и научно-технической литературе формирование нелитографическими методами столбов кремния с субмикронными размерами, выращивание на этих столбах эпислоя, локальное удаление эпислоя и окисление столбов кремния для получения КНИ структур не обнаружено. When searching in the patent and scientific and technical literature, the formation of non-lithographic methods of silicon columns with submicron sizes, growing an epilayer on these columns, local removal of an epilayer and oxidation of silicon columns to obtain SOI structures were not found.
На фиг. 1 изображены МУСР, вид сверху;на фиг. 2 столбы кремния на поверхности кремниевой пластины, вид сбоку;на фиг. 3 эпислой кремния; на фиг. 4 -структура, содержащая участок эпислоя кремния, который в дальнейшем будет КНИ-структурой; на фиг.5 КНИ-структура;на фиг. 6 молекулярный поток кремния на столбы кремния;на фиг. 7 формирование КНИ-структуры с использованием локальной эпитаксии, где а) структура, содержащая эпислой, б) готовая структура. In FIG. 1 shows an ICM, a top view; FIG. 2 columns of silicon on the surface of a silicon wafer, side view; FIG. 3 epileus of silicon; in FIG. 4 is a structure containing a plot of epilayer of silicon, which in the future will be the SOI structure; figure 5 SOI structure; 6 shows a molecular flow of silicon to silicon columns; FIG. 7 the formation of the SOI structure using local epitaxy, where a) a structure containing an epislois, b) a finished structure.
Кремний-структура имеет столб кремния 1, кремниевую пластину 2, эпислой кремния 3, маскирующий нитрид кремния 4, буферный окисел кремния 5, изолирующий окисел кремния 6, молекулярный поток 7. The silicon structure has a
Предлагаемое изобретение построено на том факте, что для формирования слоя с требуемыми параметрами зачастую незачем заботиться о форме и размерах каждого из входящих в его состав элементов, а достаточно получать лишь среднестатистические их значения. Такой подход наблюдается при использовании слоев поликремния в микроэлектронике, когда контролируется лишь средний размер зерна. Такой же подход наблюдается и в заявляемом изобретении, где нелитографическими методами на поверхности исходной подложки создаются МУСР, удаленные друг от друга на субмикронное расстояние и имеющие произвольную форму в пределах некоторого характерного малого размера. Здесь равномерность маски достигается хаотичностью процессов, которая в свою очередь подчиняется статистическим закономерностям, поскольку в основе этих процессов лежит диффузионный механизм и термодинамика газов. Поэтому уже на очень малых площадях поверхности отношение занятой МУСР площади к свободной от МУСР площади оказывается величиной неизменной при увеличении исследуемой площади. Для реализации заявляемого изобретения не имеет значения конфигурация получаемых МУСР. Имеют значение только средние размеры МУСР и расстояния между ними. Примером технологического процесса, приводящего к формированию такой самоорганизующейся маски,является конденсация на поверхности паров металла, когда МУСР формируются в виде островков. Могут МУСР формироваться осаждением из газовой фазы, например кремния в высокотемпературном хлоридном процессе. Наряду с непосредственным формированием из паровой или газовой фазы МУСР могут быть получены осаждением поликристаллического слоя и последующим селективным стравливанием зерен определенной кристаллографической ориентации. Селективное стравливание можно получить при использовании травителя для выявления дефектов кристаллической структуры. Причем такой двухстадийный процесс позволяет надежнее воспроизводить параметры формируемой маски. МУСР могут состоять из металла или полупроводника, в том числе из алюминия или кремния. Существуют разнообразные способы получения МУСР. The present invention is based on the fact that for the formation of a layer with the required parameters, there is often no need to take care of the shape and size of each of its constituent elements, and it is enough to obtain only their average values. This approach is observed when using polysilicon layers in microelectronics, when only the average grain size is controlled. The same approach is observed in the claimed invention, where by non-lithographic methods on the surface of the initial substrate are created the SSSR, spaced apart from each other by a submicron distance and having an arbitrary shape within a certain characteristic small size. Here the uniformity of the mask is achieved by the randomness of the processes, which in turn obeys statistical laws, since these processes are based on the diffusion mechanism and thermodynamics of gases. Therefore, already at very small surface areas, the ratio of the occupied SADR area to the free area of the SUSR is unchanged when the studied area is increased. For the implementation of the claimed invention does not matter the configuration of the obtained MUSR. Only the average sizes of the SADMs and the distances between them matter. An example of a technological process leading to the formation of such a self-organizing mask is condensation on the surface of metal vapors when the ISM are formed in the form of islands. IMSCs can be formed by vapor deposition, such as silicon, in a high-temperature chloride process. Along with the direct formation from the vapor or gas phase, the SUSM can be obtained by deposition of a polycrystalline layer and subsequent selective etching of grains of a certain crystallographic orientation. Selective etching can be obtained by using an etchant to detect defects in the crystal structure. Moreover, such a two-stage process makes it possible to more reliably reproduce the parameters of the formed mask. The ISMR can consist of metal or a semiconductor, including aluminum or silicon. There are a variety of ways to obtain the IUSR.
МУСР используют для анизотропного травления кремниевой пластины с целью получения столбов кремния. Поэтому верхняя граница средних размеров МУСР определяется возможностью окисления столбов кремния. В технологии микроэлектроники окисление кремниевой поверхности на глубину 0,5 мкм является обычным, но довольно продолжительным процессом. Дальнейшее увеличение глубины окисляемого кремния связано с дальнейшим увеличением продолжительности процесса окисления. Поэтому верхняя граница средних размеров маскирующих участков равна 1 мкм,т.е. формируются МУСР. Нижняя граница средних размеров МУСР и расстояний между ними определяется технологией травления кремниевой пластины и в настоящее время может достигать 0,01 мкм (Плазменная технология в производстве СБИС. М. Мир, 1987, с. 309, 447 448). IUSM is used for anisotropic etching of a silicon wafer in order to obtain columns of silicon. Therefore, the upper boundary of the average size of the SADM is determined by the possibility of oxidation of silicon columns. In microelectronics technology, the oxidation of a silicon surface to a depth of 0.5 μm is a common, but rather lengthy process. A further increase in the depth of oxidizable silicon is associated with a further increase in the duration of the oxidation process. Therefore, the upper boundary of the average size of the masking areas is 1 μm, i.e. ISMR are being formed. The lower boundary of the average sizes of the SSSR and the distances between them is determined by the etching technology of the silicon wafer and can now reach 0.01 μm (Plasma technology in the production of VLSI. M. Mir, 1987, p. 309, 447 448).
После формирования столбов кремния МУСР удаляют и на столбах кремния проводят выращивание эпислоя. Верхняя граница средних расстояний между столбами кремния и соответственно между МУСР определяется необходимостью получения идеально гладкой поверхности эпислоя, выращиваемого на вершинах кремниевых столбов. Известно (J. Mater. Res. Vol. 6, No. 4, Apr. 1991, p. 784 ) получение такой идеально гладкой поверхности эпислоя высокого кристаллического совершенства над участками кремния, удаленными друг от друга на 1,5 мкм. При выращивании эпислоя над участками кремния, удаленными друг от друга на расстояние, превосходящие 1,5 мкм, такой идеально гладкой поверхности не наблюдается. В этом случае на поверхности происходит фасетирование, т. е. образование граней, кристаллографическая ориентация которых не соответствует ориентации кремниевой пластины. Исходя их этого верхняя граница средних расстояний между островками в заявляемом изобретении равна 1 мкм, т. е. формируются маскирующие участки, отстоящие друг от друга на субмикронные расстояния. After the formation of silicon pillars, the MSSR is removed and epilayer is grown on the silicon columns. The upper boundary of the average distances between the silicon columns and, accordingly, between the MSUS is determined by the need to obtain an ideally smooth surface of the epilayer grown on the tops of silicon columns. It is known (J. Mater. Res. Vol. 6, No. 4, Apr. 1991, p. 784) to obtain such an ideally smooth surface of an epilogue of high crystalline perfection over areas of silicon 1.5 microns distant from each other. When growing epilogue over areas of silicon remote from each other by a distance exceeding 1.5 microns, such an ideally smooth surface is not observed. In this case, faceting occurs on the surface, i.e., the formation of faces whose crystallographic orientation does not correspond to the orientation of the silicon wafer. Based on this, the upper boundary of the average distances between the islands in the claimed invention is 1 μm, i.e., masking sections are formed that are spaced apart by submicron distances.
Глубина травления кремниевой пластины определяется размером МУСР и характером последующей эпитаксии. Она выбирается с таким расчетом, чтобы высота столбов, соединяющих кремниевую пластину с эпислоем, была достаточной для транспорта окислителя и для формирования слоя изолирующего окисла требуемой толщины. Глубина травления кремниевой пластины при формировании столбов может быть уменьшена в случае использования молекулярно-лучевой эпитаксии или локальной эпитаксии, когда растущий эпислой незначительно уменьшает высоту столбов кремния. The depth of etching of the silicon wafer is determined by the size of the MSUS and the nature of the subsequent epitaxy. It is chosen so that the height of the columns connecting the silicon wafer to the epilayer is sufficient for the transport of the oxidizing agent and for the formation of an insulating oxide layer of the required thickness. The depth of etching of a silicon wafer during the formation of columns can be reduced in the case of using molecular beam epitaxy or local epitaxy, when growing with epilex slightly reduces the height of the silicon columns.
Созданные на поверхности кремниевой пластины столбы (фиг. 2) представляют собой систему каналов, охватывающих столбы кремния субмикронной толщины. После выращивания на столбах кремния эпислоя (фиг. 3) и локального удаления кремния для для открытия непосредственного доступа окислителя к столбам кремния (фиг. 4) каналы для движения окислителя под эпислоем кремния оказываются напрямую связаны с окисляющей средой. При окислении структуры окислитель проникает по каналам под эпислой кремния и окисление его происходит одновременно по всей поверхности со стороны кремниевой пластины.При этом внешнюю поверхность кремниевого слоя может защищать от окисления нитридная маска (слои 4 и 5 фиг. 4). После полного окисления столбов кремния получают КНИ-структуры. Изобретение иллюстрируется следующими примерами. The columns created on the surface of the silicon wafer (Fig. 2) are a system of channels covering silicon columns of submicron thickness. After growing an epilogue on silicon columns (Fig. 3) and local removal of silicon to open direct access of the oxidizing agent to silicon columns (Fig. 4), the channels for the movement of the oxidizer under the silicon epilayer are directly connected to the oxidizing medium. When the structure is oxidized, the oxidizing agent penetrates the channels under the silicon epileus and oxidizes simultaneously along the entire surface from the side of the silicon wafer. The outer surface of the silicon layer can be protected from oxidation by a nitride mask (layers 4 and 5 of Fig. 4). After complete oxidation of the silicon columns, SOI structures are obtained. The invention is illustrated by the following examples.
Пример 1. Маршрут изготовления КНИ-структуры. На поверхности (100) кремниевой пластины выращивается слой окисла кремния толщиной 0,05 мкм. Пиролизом моносилана осаждается слой поликремния толщиной 0,5 мкм. Затем поликремний обрабатывается в травителе, содержащем 45% фтористоводородную кислоту в количестве 100 мл, воду 100 мл и дихромат калия 2,2 г. Этот травитель селективно вытравливает зерна поликремния определенной ориентации, в результате чего на поверхности остаются зерна кремния другой ориентации, скорость травления которых достаточно мала. Размер зерен и расстояние между ними определяется режимами формирования слоя поликремния и обработки его в селективном травителе и составляет примерно 0,5 мкм. Зерна кремния на поверхности окисла кремния являются МУСР. Общий вид их представлен на фиг. 1. Реактивным ионным травлением формируются столбы кремния высотой 3 мкм, показанные на фиг. 2. Эпитаксия проводится при атмосферном давлении и температуре 1000oС с использованием моносилана. Скорость эпитаксиального роста составляет 0,7 мкм/мин, продолжительность процесса 1 мин. При 1000oС скорость эпитаксиального наращивания определяется процессом диффузии реагента к поверхности из газовой фазы. Большая высота столбов и малое расстояние между ними препятствует нормальной циркуляции газового потока по высоте столбов в процессе эпитаксии, в результате чего эпитаксиальный рост происходит в основном на вершинах столбов, которые срастаются, образуя сплошной слой. Полученная структура имеет вид, представленный на фиг. 3. На поверхности этой структуры выращивается окисел кремния толщиной 0,5 мкм и осаждается слой нитрида кремния толщиной 0,1 мкм. В процессе фотолитографии маскируются участки, которые в дальнейшем будут являться КНИ структурами. Ширина этих участков может быть порядка 50 мкм. С открытых участков стравливаются слои нитрида кремния, окисла кремния и эпитаксиального кремния (фиг. 4). После фотолитографии осуществляется полное окисление столбов кремния в парах воды. Окисление проводится при температуре 950oС и давлении 10 атм в течение 60 мин. После удаления нитридной маски КНИ-структура имеет вид, показанный на фиг. 5.Example 1. The route of manufacture of the SOI structure. On the surface (100) of the silicon wafer, a 0.05 μm thick silicon oxide layer is grown. Pyrolysis of monosilane precipitates a layer of polysilicon with a thickness of 0.5 μm. Then, polysilicon is treated in an etchant containing 45% hydrofluoric acid in an amount of 100 ml, water 100 ml, and potassium dichromate 2.2 g. This etchant selectively etches polysilicon grains of a certain orientation, as a result of which silicon grains of a different orientation remain, the etching rate of which small enough. The grain size and the distance between them is determined by the modes of formation of the polysilicon layer and its processing in a selective etchant and is approximately 0.5 μm. The grains of silicon on the surface of silicon oxide are ISMR. A general view of them is shown in FIG. 1. Reactive ion etching forms columns of
Пример 2. Формирование МУСР. На окисленную поверхность кремниевой пластины в магнетронной системе со скоростью 15 нм/с осаждается слой алюминия толщиной 0,4 мкм. Температура пластины при осаждении составляет 120oС, а средний размер зерен алюминия в полученном слое составляет 0,3 мкм, МУСР формируются обработкой слоя алюминия в травителе, содержащем 9 см3HCl, 3 см3HNO3, 2 см3HF и 10 см3H2O.Example 2. The formation of the ISM. An aluminum layer 0.4 μm thick is deposited on the oxidized surface of the silicon wafer in the magnetron system at a speed of 15 nm / s. The temperature of the plate during deposition is 120 o C, and the average grain size of aluminum in the resulting layer is 0.3 μm, the SADC are formed by treating the aluminum layer in the etchant containing 9 cm 3 HCl, 3 cm 3 HNO 3 , 2 cm 3 HF and 10 cm 3 H 2 O.
Пример 3. Использование молекулярно-лучевой эпитаксии. Молекулярный поток кремния падает на столбы кремния под углом 45o к поверхности (фиг. 6), поэтому сращивание столбов кремния происходит на глубину, примерно равную по величине среднему расстоянию между столбами.Example 3. The use of molecular beam epitaxy. The molecular flow of silicon falls on the silicon columns at an angle of 45 o to the surface (Fig. 6), so the fusion of the silicon columns occurs to a depth approximately equal to the average distance between the columns.
Пример 4. Использование локальной эпитаксии. В этом случае формируются столбы, боковая поверхность которых окислена и покрыта нитридом кремния (фиг. 7а). При локальной эпитаксии кремний растет только на торцах столбов и сращивание происходит на глубину, равную половине среднего расстояния между столбами. При формировании изолирующего слоя столбы кремния не окисляются, так как маскируются слоем нитрида кремния. Это позволяет окислителю беспрепятственно проникать по порам и окислять эпислой на значительных его площадях (фиг. 7б). Example 4. The use of local epitaxy. In this case, columns are formed whose lateral surface is oxidized and coated with silicon nitride (Fig. 7a). In case of local epitaxy, silicon grows only at the ends of the columns and splicing occurs to a depth equal to half the average distance between the columns. During the formation of the insulating layer, the silicon columns do not oxidize, as they are masked by a layer of silicon nitride. This allows the oxidizing agent to freely penetrate the pores and oxidize with Episla over its significant areas (Fig. 7b).
Выполнение способа согласно описываемому изобретению обеспечивает по сравнению с существующими способами упрощение и повышение производительности процесса изготовления КНИ-структур. Предлагаемый способ реализуется на распространенном оборудовании, с использованием известных материалов, широко применяемых в микроэлектронике. The implementation of the method according to the described invention provides, in comparison with existing methods, a simplification and increase in the productivity of the manufacturing process of SOI structures. The proposed method is implemented on common equipment, using well-known materials widely used in microelectronics.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU92002178A RU2070350C1 (en) | 1992-10-26 | 1992-10-26 | Method for producing silicon-on-insulator structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU92002178A RU2070350C1 (en) | 1992-10-26 | 1992-10-26 | Method for producing silicon-on-insulator structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU92002178A RU92002178A (en) | 1995-02-27 |
| RU2070350C1 true RU2070350C1 (en) | 1996-12-10 |
Family
ID=20131015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU92002178A RU2070350C1 (en) | 1992-10-26 | 1992-10-26 | Method for producing silicon-on-insulator structures |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2070350C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2461090C1 (en) * | 2010-12-23 | 2012-09-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Method of making semiconductor structure |
-
1992
- 1992-10-26 RU RU92002178A patent/RU2070350C1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Зарубежная электронная техника.- 1978, N15. 2. Горяинов С.А. Диэлектрическая изоляция элементов интегральных схем. - М.: Сов. радио, 1975, с.39 - 42. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2461090C1 (en) * | 2010-12-23 | 2012-09-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Method of making semiconductor structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4698316A (en) | Method of depositing uniformly thick selective epitaxial silicon | |
| JPH01241823A (en) | Manufacture of semiconductor device | |
| KR20000011946A (en) | Method for producing semiconductor base members | |
| JPH02290045A (en) | Method of forming insulating layer from non-silicon semicondutor layer | |
| US4180422A (en) | Method of making semiconductor diodes | |
| US3746587A (en) | Method of making semiconductor diodes | |
| US6232139B1 (en) | Method of making suspended thin-film semiconductor piezoelectric devices | |
| JPH06104268A (en) | Semiconductor substrate having gettering effect and its manufacturing method | |
| US4051507A (en) | Semiconductor structures | |
| US3698947A (en) | Process for forming monocrystalline and poly | |
| RU2070350C1 (en) | Method for producing silicon-on-insulator structures | |
| JPH0523056B2 (en) | ||
| RU2090952C1 (en) | Process of manufacture of silicon-on-insulator structure | |
| JPS59182538A (en) | Semiconductor device and manufacture thereof | |
| RU2096865C1 (en) | Method of manufacture of silicon-on-insulator structure | |
| JPH0324719A (en) | Forming method of single crystal film and crystal products | |
| JPH05267270A (en) | Manufacture of porous semiconductor and porous semiconductor substrate | |
| JPH03125458A (en) | Method of forming single crystal region, and single crystal article using same | |
| EP0233248A1 (en) | Dielectric isolation structure for integrated circuits | |
| JP2722823B2 (en) | Selective deposition method of polycrystalline Si film | |
| JPH10313049A (en) | Semiconductor device and manufacture of the same | |
| JPH05335261A (en) | Formation of single crystal semiconductor thin film | |
| JPH0669024B2 (en) | Method for manufacturing semiconductor device | |
| RU2022404C1 (en) | Method for production of integrated-circuit structures with dielectric insulation of parts | |
| JPH11233762A (en) | Semiconductor device and its manufacture |