RU2054818C1 - Device for recording static television pictures - Google Patents

Device for recording static television pictures Download PDF

Info

Publication number
RU2054818C1
RU2054818C1 SU5057419A RU2054818C1 RU 2054818 C1 RU2054818 C1 RU 2054818C1 SU 5057419 A SU5057419 A SU 5057419A RU 2054818 C1 RU2054818 C1 RU 2054818C1
Authority
RU
Russia
Prior art keywords
input
output
ram module
ram
inputs
Prior art date
Application number
Other languages
Russian (ru)
Inventor
Владимир Александрович Алехин
Владимир Валерьевич Кузнецов
Владимир Дмитриевич Парамонов
Original Assignee
Владимир Александрович Алехин
Владимир Валерьевич Кузнецов
Владимир Дмитриевич Парамонов
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Владимир Александрович Алехин, Владимир Валерьевич Кузнецов, Владимир Дмитриевич Парамонов filed Critical Владимир Александрович Алехин
Priority to SU5057419 priority Critical patent/RU2054818C1/en
Application granted granted Critical
Publication of RU2054818C1 publication Critical patent/RU2054818C1/en

Links

Images

Landscapes

  • Television Signal Processing For Recording (AREA)

Abstract

FIELD: TV devices. SUBSTANCE: device has recording unit with information carrier, drive, thermal printing head and unit for recording control, which receives video signal, synchronization signal and control signals. Control unit has clock, two pulse counters, status recognition circuit, memory access unit, analog-to- digital converter, printing controller, multiplexer, two memory units, comparator, four univibrators, field selector, two flip-flops, second oscillator, three AND gates, NAND gate, thermal resistor. Two memory units have two clock synchronization units, two mode switching inputs, two reset ins, two reset inputs, field detection unit, two read-write inputs, two outputs for signals about end of reading, input data line, two output data lines, two multiplexers, two flip- flops, two counters, two memory locations, two inverters. Field selector has univibrator, two flip-flops, multiplexer. EFFECT: increased functional capabilities. 3 cl, 7 dwg

Description

Изобретение относится к технике регистрации телевизионных изображений и предназначено для документирования черно-белых полутоновых изображений с экранов телевизоров, видеомониторов, телевизионных дисплеев на оконечном носителе. Изобретение может найти применение в устройствах регистрации статических изображений, отображаемых на телевизионном экране, в информационных телевизионных системах, системах медицинской диагностики в режиме "стопкадр", системах воспроизведения и регистрации информации с видеодисков и видеомагнитофонов. The invention relates to a technique for recording television images and is intended to document black and white grayscale images from television screens, video monitors, television displays on a terminal medium. The invention may find application in devices for recording static images displayed on a television screen, in information television systems, medical diagnostic systems in the "snapshot" mode, systems for reproducing and recording information from video discs and VCRs.

Известен термографический видеопринтер, содержащий аналогово-цифровой преобразователь (АЦП), оперативное запоминающее устройство (ОЗУ) памяти кадра изображения, контроллер обращения к памяти, контроллер печати и блок регистрации с оконечным носителем, приводом оконечного носителя, термопечатающей головкой. Для регистрации изображения, состоящего из Nв линий по Nг пикселов с Nя градациями яркости каждого пиксела, объем памяти ОЗУ должен быть не менее Nв х Nг х ш (бит), где ш разрядность кода яркости, достаточная для описания Nя градаций. Видеопринтер регистрирует изображение кадра с разрешением 280 х 284 и числом градаций 16. Для этого требуется объем памяти ОЗУ 318018 бит. Повышение качества изображения путем увеличения разрешающей способности и числа градаций ведет к значительному возрастанию объема памяти ОЗУ. В то же время при регистрации статических телевизионных изображений память кадра имеется в дисплее или информационной системе и ее дублирование в видеопринтере не является обязательным. Known thermographic video printer containing an analog-to-digital converter (ADC), random access memory (RAM) image frame memory, memory access controller, print controller and registration unit with terminal medium, terminal medium drive, thermal head. To register an image consisting of N lines of Ng pixels with N gradations of brightness of each pixel, the RAM memory should be at least Nv x Ng x w (bits), where w is the bit depth of the brightness code, sufficient to describe N gradations. The video printer registers a frame image with a resolution of 280 x 284 and a number of gradations 16. This requires a RAM memory of 318018 bits. Improving the image quality by increasing the resolution and number of gradations leads to a significant increase in RAM. At the same time, when registering static television images, frame memory is available in a display or information system and duplication in a video printer is not necessary.

Наиболее близким к изобретению техническим решением (прототипом) является устройство записи информации на оконечном носителе, содержащее блок регистрации с узлом пишущих элементов (например, термопечатающей головкой), оконечным носителем записи, приводом оконечного носителя и блок управления записью, содержащий преобразователь видеосигнала с входом телевизионного видеосигнала, входом строчных синхроимпульсов, входом кадровых синхроимпульсов, входами управления и выходами. Привод оконечного носителя является строчной разверткой записи. Преобразователь видеосигнала преобразует телевизионный видеосигнал со строчной разверткой в параллельные сигналы записи столбцов изображения, причем в ОЗУ устройства запоминается только один столбец изображения, который регистрируется в данный момент. Цикл печати связан с периодом кадровой развертки телевизионного сигнала. Устройство при незначительном объеме памяти ОЗУ позволяет регистрировать статические телевизионные изображения большого формата с высоким разрешением. Closest to the invention, the technical solution (prototype) is a device for recording information on a terminal medium, comprising a recording unit with a writing unit (for example, a thermal head), a terminal medium, a drive for the terminal medium, and a recording control unit comprising a video signal converter with a television video input , horizontal sync pulse input, frame sync pulse input, control inputs and outputs. The drive of the terminal medium is a horizontal scan of the recording. A video signal converter converts a horizontal video signal to parallel recording signals of image columns, and only one image column that is currently being recorded is stored in the device RAM. The print cycle is associated with the frame period of the television signal. The device with a small amount of RAM memory allows you to register large-format static television images with high resolution.

Устройство не позволяет документировать полутоновые телевизионные изображения. Это ограничивает область его применения. The device does not allow you to document grayscale television images. This limits its scope.

Целью изобретения является расширение области применения устройства за счет возможности регистрации полутоновых телевизионных изображений с большим разрешением и форматом. The aim of the invention is to expand the scope of the device due to the possibility of recording halftone television images with high resolution and format.

Сущностью изобретения является то, что в устройстве регистрации статических телевизионных изображений, содержащем блок регистрации, включающий оконечный носитель, привод оконечного носителя, термопечатающую головку, состоящую из последовательно-параллельного регистра, регистра памяти, усилителей электрических сигналов и линейки пишущих элементов, и блок управления записью с управляемым тактовым генератором, счетчиком тактовых импульсов, схемой опознавания состояния, в блок управления записью введены первый элемент И, схема выборки и хранения, АЦП, контроллер печати, мультиплексор, первый и второй модули ОЗУ, компаратор, первый одновибратор, второй одновибратор, селектор поля, первый триггер, второй генератор, второй элемент И, третий элемент И, третий одновибратор, термосопротивление, четвертый одновибратор, второй счетчик, второй триггер, элемент И-НЕ, при этом первый и второй модули ОЗУ содержат мультиплексор первого модуля ОЗУ, мультиплексор второго модуля ОЗУ, триггер первого модуля ОЗУ, триггер второго модуля ОЗУ, счетчик адреса первого модуля ОЗУ, счетчик адреса второго модуля ОЗУ, элемент ОЗУ первого модуля ОЗУ, элемент ОЗУ второго модуля ОЗУ, инвертор первого модуля ОЗУ, инвертор второго модуля ОЗУ, информационным входом схемы выборки и хранения является вход видеосигнала, первый вход селектора поля является входом "Управление 1", вход строчных синхроимпульсов соединен с вторым входом селектора поля, входом управляемого тактового генератора и входом загрузки счетчика, вход кадровых синхроимпульсов соединен с третьим входом селектора поля и первым сигнальным входом контроллера печати, вход управления "Пуск" соединен с S-входом второго триггера, вход управления "Стоп" соединен с R-входом второго триггера, счетный вход второго триггера соединен с первым сигнальным выходом контроллера печати, выход второго триггера соединен с вторым сигнальным входом контроллера печати и с вторым входом первого элемента И, выход которого подключен к счетному входу счетчика тактовых импульсов, выход управляемого тактового генератора подключен к первому входу первого элемента И, входы начальной установки счетчика соединены с вторым многоразрядным сигнальным выходом контроллера печати, а выход переноса с входом схемы опознавания состояния, подключенной выходом к входам запуска первого и второго одновибраторов, выход первого одновибратора подключен к входу тактирования схемы выборки и хранения, к третьему входу первой группы входов и четвертому входу второй группы входов мультиплексора, выход второго одновибратора подключен к входу тактирования АЦП, сигнальный вход которого соединен с выходом схемы выборки и хранения, цифровые выходы АЦП соединены с шиной данных первого и второго модулей ОЗУ, выход селектора полей соединен с входом переключения поля первого и второго модулей ОЗУ и с третьим входом контроллера печати, первый выход мультиплексора соединен с входом сброса первого модуля ОЗУ, второй выход мультиплексора соединен с входом сброса второго модуля ОЗУ, третий выход мультиплексора соединен с входом тактирования первого модуля ОЗУ, четвертый выход мультиплексора соединен с входом тактирования второго модуля ОЗУ, пятый выход мультиплексора соединен с управляющим входом первого модуля ОЗУ, шестой выход мультиплексора соединен с управляющим входом первого модуля ОЗУ, седьмой выход мультиплексора соединен с R-входом первого триггера, третий выход контроллера печати соединен с управляющим S-входом мультиплексора, входом элемента И-НЕ и входом записи-чтения первого модуля ОЗУ, выход элемента И-НЕ соединен с входом записи-чтения второго модуля ОЗУ, выход окончания чтения первого модуля ОЗУ соединен с седьмым входом второй группы входов мультиплексора, выход окончания чтения второго модуля ОЗУ соединен с седьмым входом первой группы входов мультиплексора, вход S-первого триггера соединен с четвертым выходом контроллера печати, выход первого триггера подключен к первому входу второго элемента И и к четвертому входу контроллера печати, выход второго элемента И подключен к четвертому входу первой группы входов, к третьему входу второй группы входов мультиплексора и к входу запуска третьего одновибратора, выход которого соединен с входом тактирования термопечатающей головки, выходная шина данных первого модуля ОЗУ и выходная шина данных второго модуля ОЗУ подключены к первой группе информационных входов компаратора, вторая группа информационных входов компаратора соединена с многоразрядным пятым выходом контроллера печати, выход компаратора соединен с информационным входом термопечатающей головки, шестой выход контроллера печати соединен с входом управления регистром памяти термопечатающей головки, седьмой выход контроллера печати соединен с входом "Обнуление" термопечатающей головки, с вторым входом первой группы входов и с первым входом второй группы входов мультиплексора, восьмой выход контроллера печати соединен с первым входом первой группы входов и с вторым входом второй группы входов мультиплексора, а шестой вход первой группы входов и пятый вход второй группы входов мультиплексора являются входом логической "1", девятый многоразрядный выход контроллера печати соединен с входом управления термопечатающей головки, десятый многоразрядный выход контроллера печати соединен с входом управления приводом оконечного носителя блока регистрации, термосопротивление подключено к времязадающему входу четвертого одновибратора, второй вход которого соединен с одиннадцатым выходом контроллера печати, а выход четвертого одновибратора соединен с вторым входом третьего элемента И, выход которого соединен с входом сброса второго счетчика, выход которого соединен с пятым многоразрядным входом контpоллера печати, выход второго генератора подключен к второму входу второго элемента И и к первому входу третьего элемента И, вход "Управление 1" соединен с первым входом селектора поля, вход "Прогрессивная/чересстрочная развертка" соединен с шестым входом контроллера печати, с пятым входом первой группы входов и с шестым входом второй группы входов мультиплексора, в первом модуле ОЗУ первый вход первой группы входов мультиплексора первого модуля ОЗУ соединен с логическим "0", второй вход первой группы входов и первой вход второй группы входов мультиплексора первого модуля ОЗУ соединены с входом тактирования первого модуля ОЗУ, вход "Опознавание поля" соединен с третьим входом первой группы входов мультиплексора первого модуля ОЗУ и с входом инвертора первого модуля ОЗУ, выход которого соединен с четвертым входом первой группы входов мультиплексора первого модуля ОЗУ, вход сброса первого модуля ОЗУ соединен с третьим входом второй группы входов мультиплексора первого модуля ОЗУ, вход "Управление режимом" первого модуля ОЗУ соединен с входом управления мультиплексором первого модуля ОЗУ, а четвертый вход второй группы входов мультиплексора первого модуля ОЗУ подключен к логической "1", первый выход мультиплексора первого модуля ОЗУ соединен с входом тактирования триггера первого модуля ОЗУ, второй выход мультиплексора первого модуля ОЗУ соединен с тактовым входом счетчика адреса первого модуля ОЗУ, третий выход мультиплексора первого модуля ОЗУ соединен с входом сброса счетчика адреса первого модуля ОЗУ и с входом сброса триггера первого модуля ОЗУ, четвертый выход мультиплексора первого модуля ОЗУ соединен с S-входом триггера первого модуля ОЗУ, первый выход триггера первого модуля ОЗУ соединен с младшим разрядом шины адреса элемента ОЗУ первого модуля ОЗУ, второй выход триггера первого модуля ОЗУ соединен с входом данных триггера первого модуля ОЗУ и с вторым входом второй группы входов мультиплексора первого модуля ОЗУ, выходы разрядов счетчика адреса первого модуля ОЗУ подключены к входам адресной группы элемента ОЗУ первого модуля ОЗУ, начиная с второго входа, выход переноса счетчика адреса первого модуля ОЗУ соединен с выходом "Окончание чтения" первого модуля ОЗУ, входы данных элемента ОЗУ первого модуля ОЗУ соединены с входной шиной, а выходы данных элемента ОЗУ первого модуля ОЗУ соединены с выходной шиной первого модуля ОЗУ, во втором модуле ОЗУ первый вход первой группы входов мультиплексора второго модуля ОЗУ соединен с логическим "0", второй вход первой группы входов и первый вход второй группы входов мультиплексора второго модуля ОЗУ соединены с входом тактирования второго модуля ОЗУ, вход "Опознавание поля" соединен с третьим входом первой группы входов мультиплексора второго модуля ОЗУ и с входом инвертора второго модуля ОЗУ, выход которого соединен с четвертым входом первой группы входов мультиплексора второго модуля ОЗУ, вход сброса второго модуля ОЗУ соединен с третьим входом второй группы входов мультиплексора второго модуля ОЗУ, вход "Управление режимом" второго модуля ОЗУ соединен с входом управления мультиплексором второго модуля ОЗУ, а четвертый вход второй группы входов мультиплексора второго модуля ОЗУ подключен к логической "1", первый выход мультиплексора второго модуля ОЗУ соединен с входом тактирования триггера второго модуля ОЗУ, второй выход мультиплексора второго модуля ОЗУ соединен с тактовым входом счетчика адреса второго модуля ОЗУ, третий выход мультиплексора второго модуля ОЗУ соединен с входом сброса счетчика адреса второго модуля ОЗУ и с входом сброса триггера второго модуля ОЗУ, четвертый выход мультиплексора второго модуля ОЗУ соединен с S-входом триггера второго модуля ОЗУ, первый выход триггера второго модуля ОЗУ соединен с младшим разрядом шины адреса элемента ОЗУ второго модуля ОЗУ, второй выход триггера второго модуля ОЗУ соединен с входом данных триггера второго модуля ОЗУ и с вторым входом второй группы входов мультиплексора второго модуля ОЗУ, выходы разрядов счетчика адреса второго модуля ОЗУ подключены к входам адресной группы элемента ОЗУ второго модуля ОЗУ, начиная с второго входа, выход переноса счетчика адреса второго модуля ОЗУ соединен с выходом "Окончание чтения" второго модуля ОЗУ, входы данных элемента ОЗУ второго модуля ОЗУ соединены с входной шиной, а выходы данных элемента ОЗУ второго модуля ОЗУ соединены с выходной шиной второго модуля ОЗУ. The essence of the invention is that in a device for recording static television images containing a recording unit including a terminal medium, a terminal medium drive, a thermal head consisting of a series-parallel register, a memory register, electric signal amplifiers and a line of writing elements, and a recording control unit with a controlled clock, clock counter, state recognition circuit, the first AND element, a sampling circuit are introduced into the recording control unit and storage, ADC, print controller, multiplexer, first and second RAM modules, comparator, first one-shot, second one-shot, field selector, first trigger, second generator, second part And, third part And, third one-shot, thermal resistance, fourth one-shot, second a counter, a second trigger, an NAND element, wherein the first and second RAM modules comprise a multiplexer of the first RAM module, a multiplexer of the second RAM module, a trigger of the first RAM module, a trigger of the second RAM module, an address counter of the first RAM module, an address counter the second RAM module, the RAM element of the first RAM module, the RAM element of the second RAM module, the inverter of the first RAM module, the inverter of the second RAM module, the information input of the sample and store circuit is the video signal input, the first input of the field selector is the input "Control 1", the input of horizontal sync pulses connected to the second input of the field selector, the input of a controlled clock generator and the input of the counter load, the input of the frame clock is connected to the third input of the field selector and the first signal input of the print controller, the input is of the “Start” control is connected to the S-input of the second trigger, the control input “Stop” is connected to the R-input of the second trigger, the counting input of the second trigger is connected to the first signal output of the print controller, the output of the second trigger is connected to the second signal input of the print controller and to the second the input of the first element And, the output of which is connected to the counting input of the clock counter, the output of the controlled clock is connected to the first input of the first element And, the inputs of the initial installation of the counter are connected to the second multi-bit m is the signal output of the print controller, and the transfer output with the input of the state recognition circuit connected to the output inputs of the first and second single vibrators, the output of the first single vibrator is connected to the clock input of the sampling and storage circuit, to the third input of the first group of inputs and the fourth input of the second group of inputs of the multiplexer , the output of the second one-shot is connected to the clock input of the ADC, the signal input of which is connected to the output of the sampling and storage circuit, the digital outputs of the ADC are connected to the data bus of the first and second of the RAM modules, the output of the field selector is connected to the field switching input of the first and second RAM modules and to the third input of the print controller, the first output of the multiplexer is connected to the reset input of the first RAM module, the second output of the multiplexer is connected to the reset input of the second RAM module, the third output of the multiplexer is connected with the clock input of the first RAM module, the fourth output of the multiplexer is connected to the clock input of the second RAM module, the fifth output of the multiplexer is connected to the control input of the first RAM module, sixth output the multiplexer is connected to the control input of the first RAM module, the seventh output of the multiplexer is connected to the R-input of the first trigger, the third output of the print controller is connected to the control S-input of the multiplexer, the input of the AND gate and the write-read input of the first RAM module, the output of the AND gate NOT connected to the write-read input of the second RAM module, the read end output of the first RAM module is connected to the seventh input of the second group of multiplexer inputs, the read end output of the second RAM module is connected to the seventh input of the first group of inputs multiplexer, the input of the S-first trigger is connected to the fourth output of the print controller, the output of the first trigger is connected to the first input of the second element And to the fourth input of the print controller, the output of the second element And is connected to the fourth input of the first group of inputs, to the third input of the second group of inputs of the multiplexer and to the start input of the third one-shot, the output of which is connected to the clock input of the thermal head, the data output bus of the first RAM module and the data output bus of the second RAM module are connected to the first group of information inputs of the comparator, the second group of information inputs of the comparator is connected to the multi-digit fifth output of the print controller, the output of the comparator is connected to the information input of the thermal head, the sixth output of the print controller is connected to the control input of the memory register of the thermal head, the seventh output of the print controller is connected to the input "Zero" thermal head, with the second input of the first group of inputs and with the first input of the second group of inputs of the multiplexer, the eighth output controller and the print is connected to the first input of the first group of inputs and to the second input of the second group of inputs of the multiplexer, and the sixth input of the first group of inputs and the fifth input of the second group of inputs of the multiplexer are logic 1, the ninth multi-bit output of the print controller is connected to the control input of the thermal head, the tenth multi-bit output of the print controller is connected to the control input of the drive of the terminal carrier of the registration unit, the thermal resistance is connected to the timing input of the fourth one-shot, the second the first input of which is connected to the eleventh output of the print controller, and the output of the fourth one-shot is connected to the second input of the third element And, the output of which is connected to the reset input of the second counter, the output of which is connected to the fifth multi-bit input of the print controller, the output of the second generator is connected to the second input of the second element And and to the first input of the third element And, the input "Control 1" is connected to the first input of the field selector, the input "Progressive / interlaced" is connected to the sixth input of the print controller, with five the first input of the first group of inputs and the sixth input of the second group of inputs of the multiplexer, in the first RAM module, the first input of the first group of inputs of the multiplexer of the first RAM module is connected to a logical "0", the second input of the first group of inputs and the first input of the second group of inputs of the multiplexer of the first RAM module are connected with the clock input of the first RAM module, the field recognition input is connected to the third input of the first group of inputs of the multiplexer of the first RAM module and to the inverter input of the first RAM module, the output of which is connected to the fourth input the first group of inputs of the multiplexer of the first RAM module, the reset input of the first RAM module is connected to the third input of the second group of inputs of the multiplexer of the first RAM module, the input "Mode Control" of the first RAM module is connected to the control input of the multiplexer of the first RAM module, and the fourth input of the second group of inputs of the multiplexer of the first RAM module is connected to logical "1", the first output of the multiplexer of the first RAM module is connected to the trigger input of the trigger of the first RAM module, the second output of the multiplexer of the first RAM module is connected with the clock input of the address counter of the first RAM module, the third output of the multiplexer of the first RAM module is connected to the reset input of the address counter of the first RAM module and with the reset input of the trigger of the first RAM module, the fourth output of the multiplexer of the first RAM module is connected to the S-input of the trigger of the first RAM module, the first the trigger output of the first RAM module is connected to the least significant bit of the address element RAM bus of the first RAM module, the second trigger output of the first RAM module is connected to the trigger data input of the first RAM module and to the second input of the second the multiples of the inputs of the multiplexer of the first RAM module, the outputs of the bits of the address counter of the first RAM module are connected to the inputs of the address group of the RAM element of the first RAM module, starting from the second input, the transfer address counter of the first RAM module is connected to the "End of reading" output of the first RAM module, data inputs the RAM element of the first RAM module is connected to the input bus, and the data element of the RAM element of the first RAM module is connected to the output bus of the first RAM module, in the second RAM module, the first input of the first group of inputs of the second multiplexer RAM module is connected to a logical "0", the second input of the first group of inputs and the first input of the second group of inputs of the multiplexer of the second RAM module are connected to the clock input of the second RAM module, the field recognition input is connected to the third input of the first group of inputs of the multiplexer of the second RAM module and the inverter input of the second RAM module, the output of which is connected to the fourth input of the first group of inputs of the multiplexer of the second RAM module, the reset input of the second RAM module is connected to the third input of the second group of inputs of the multiplexer of the second mode I have RAM, the input "Mode Control" of the second RAM module is connected to the control input of the multiplexer of the second RAM module, and the fourth input of the second group of inputs of the multiplexer of the second RAM module is connected to logic "1", the first output of the multiplexer of the second RAM module is connected to the trigger input of the trigger of the second module RAM, the second output of the multiplexer of the second RAM module is connected to the clock input of the address counter of the second RAM module, the third output of the multiplexer of the second RAM module is connected to the reset input of the address counter of the second RAM module with the reset input of the trigger of the second RAM module, the fourth output of the multiplexer of the second RAM module is connected to the S-input of the trigger of the second RAM module, the first output of the trigger of the second RAM module is connected to the lowest bit of the address element bus of the RAM element of the second RAM module, the second trigger output of the second RAM module is connected to the trigger data input of the second RAM module and with the second input of the second group of inputs of the multiplexer of the second RAM module, the outputs of the bits of the address counter of the second RAM module are connected to the inputs of the address group of the RAM element of the second module RAM, starting from the second input, the output transfer address counter of the second RAM module is connected to the "End of reading" output of the second RAM module, the data inputs of the RAM element of the second RAM module are connected to the input bus, and the data outputs of the RAM element of the second RAM module are connected to the output bus of the second RAM module.

Селектор поля содержит одновибратор, D-триггер, Т-триггер, мультиплексор, причем вход запуска одновибратора соединен с вторым входом селектора поля, счетные входы D-триггера и Т-триггера соединены с третьим входом селектора поля, выход одновибратора соединен с D-входом D-триггера, выход Т-триггера соединен с вторым входом мультиплексора, вход управления мультиплексора соединен с первым входом селектора поля, а выход мультиплексора является выходом селектора поля. The field selector contains a one-shot, D-flip-flop, T-flip-flop, multiplexer, and the input of the start of one-shot is connected to the second input of the field selector, the counting inputs of the D-flip-flop and the T-flip-flop are connected to the third input of the field selector, the output of the one-shot is connected to the D-input D -trigger, the output of the T-trigger is connected to the second input of the multiplexer, the control input of the multiplexer is connected to the first input of the field selector, and the output of the multiplexer is the output of the field selector.

Схема выборки и хранения содержит аналоговый сумматор и n параллельных каналов устройств выборки и хранения составляющих основных цветов, входы тактирования которых объединены и являются входом тактирования схемы выборки и хранения. The sampling and storage circuit contains an analog adder and n parallel channels for sampling and storing components of the primary colors, the clock inputs of which are combined and are the clock input of the sampling and storage circuit.

Введенный в устройство первый элемент И пропускает импульсы управляемого ССИ тактового генератора на вход счетчика тактовых импульсов. Схема выборки и хранения и АЦП выполняют дискретизацию видеосигнала и преобразование его в цифровую форму. Два идентичных по своему устройству модуля ОЗУ служат для поочередного запоминания цифровых кодов выборок видеосигнала одного столбца в одном модуле и одновременного считывания кодов предыдущего столбца из другого модуля ОЗУ. Мультиплексор ОЗУ, триггер ОЗУ и счетчик ОЗУ,
входящие в состав модуля ОЗУ, выполняют требуемую адресацию нечетных и четных ячеек памяти для объединения столбцов нечетного и четного полей в один полный столбец кадра, что позволяет регистрировать изображения как с прогрессивной, так и с чересстрочной разверткой. Мультиплексор управляет режимами работы модулей ОЗУ, коммутируя управляющие сигналы модулей ОЗУ. Счетчик тактовых импульсов с начальной загрузкой номера регистрируемого столбца и схема опознавания состояния запускают первый и второй одновибраторы, формирующие импульсы выборки для стробирования схемы выборки и хранения и АЦП. Первый триггер, второй генератор и третий одновибратор служат для тактирования модулей ОЗУ в режиме чтения и тактирования последовательно-параллельного регистра термопечатающей головки. Компаратор формирует информационные сигналы на входе данных термопечатающей головки в соответствии с номером градации, котоpая печатается в текущий момент. Это обеспечивает печать полутоновых изображений. Термосопротивление, четвертый одновибратор, второй генератор и второй счетчик служат для измерения температуры термопечатающей головки, преобразования ее в цифровую форму и ввода в контроллер печати, что обеспечивает повышение качества печати. Контроллер печати служит для общего управления работой устройства и имеет пять сигнальных входов и двенадцать сигнальных выходов. Контроллер печати анализирует состояния сигнальных входов и в зависимости от их состояния меняет уровни сигналов на сигнальных выходах. Контроллер печати имеет сигнальные входы и выходы. На первый вход поступают КСИ. Второй вход служит для опознавания сигнала "Пуск", инициализирующего процесс регистрации изображения. На третий вход поступает внешний управляющий сигнал выбора вида развертки. На четвертый вход приходит сигнал, указывающий на окончание операции чтения информации из модуля ОЗУ. На пятый вход поступает код измеренной температуры, согласно которому корректируются значения сигналов управления усилителями электрических сигналов термопечатающей головки. На шестой вход поступает внешний управляющий сигнал вида развертки (прогрессивная или чересстрочная). Первый выход служит для сброса второго триггера для прекращения печати кадра. С второго выхода поступает цифровой код КСИ, т.е. номер обрабатываемого (печатаемого) столбца. С третьего выхода поступает сигнал, определяющий, какой из модулей ОЗУ находится в режиме записи, а какой в режиме чтения. С четвертого выхода поступает сигнал, инициирующий операцию чтения информации из одного из модулей ОЗУ в последовательно-параллельный регистр термопечатающей головки. С пятого многоразрядного выхода поступает сигнал на вторую группу информационных входов компаратора, соответствующий номеру градации, которая печатается в настоящий момент. Шестой выход служит для управления регистром памяти термопечатающей головки. Седьмой выход служит для сброса модуля ОЗУ, работающего в режиме чтения и для сброса последовательно-параллельного регистра термопечатающей головки. Восьмой выход подает сигнал "Сброс записи" модуля ОЗУ, работающего в режиме записи. Девятый выход подает сигналы управления на усилители электрических сигналов термопечатающей головки. Десятый выход подает сигнал управления приводом оконечного носителя. Одиннадцатый выход подает сигнал для измерения температуры.Introduced into the device, the first element And passes the pulses of a controlled clock signal generator to the input of the clock counter. The sampling and storage circuit and the ADC sample the video signal and convert it to digital form. Two RAM modules, identical in their device, are used for sequentially storing digital codes of video signal samples of one column in one module and simultaneously reading the codes of the previous column from another RAM module. RAM multiplexer, RAM trigger and RAM counter,
included in the RAM module, perform the required addressing of the odd and even memory cells to combine the columns of the odd and even fields into one full column of the frame, which allows you to register images with progressive as well as interlaced. The multiplexer controls the operating modes of the RAM modules by switching the control signals of the RAM modules. The clock counter with the initial loading of the registered column number and the state recognition circuit are triggered by the first and second single vibrators, which generate sampling pulses for gating the sampling and storage circuit and ADC. The first trigger, the second generator and the third one-shot are used to clock the RAM modules in read mode and to clock the serial-parallel register of the thermal head. The comparator generates information signals at the data input of the thermal head in accordance with the gradation number that is currently being printed. This provides halftone printing. Thermal resistance, the fourth one-shot, the second generator and the second counter are used to measure the temperature of the thermal head, convert it to digital form and enter it into the print controller, which improves print quality. The print controller is used for general control of the device and has five signal inputs and twelve signal outputs. The print controller analyzes the status of the signal inputs and, depending on their state, changes the signal levels at the signal outputs. The print controller has signal inputs and outputs. The first input is received by the CSI. The second input is used to identify the Start signal, which initiates the image registration process. The third input receives an external control signal for selecting the type of scan. The fourth input receives a signal indicating the end of the operation of reading information from the RAM module. At the fifth input, the measured temperature code is received, according to which the values of the control signals of the amplifiers of the electrical signals of the thermal head are corrected. The sixth input receives an external control signal of the scan type (progressive or interlaced). The first output is used to reset the second trigger to stop printing the frame. From the second output, the digital CSI code is received, i.e. number of the processed (printed) column. A signal is output from the third output, which determines which of the RAM modules is in write mode and which is in read mode. A signal is received from the fourth output, initiating the operation of reading information from one of the RAM modules into a serial-parallel register of the thermal head. From the fifth multi-bit output, a signal is supplied to the second group of information inputs of the comparator, corresponding to the gradation number that is currently being printed. The sixth output is used to control the memory register of the thermal head. The seventh output is used to reset the RAM module, working in read mode and to reset the serial-parallel register of the thermal head. The eighth output sends a “Reset Write” signal to the RAM module operating in recording mode. The ninth output provides control signals to the amplifiers of the electrical signals of the thermal head. The tenth output provides a drive control signal to the terminal carrier. The eleventh output provides a signal for measuring temperature.

Второй триггер служит для формирования сигнала "Пуск" в соответствии с внешним управляющим сигналом "Пуск" и сброса его по окончании печати кадра контроллером печати или немедленного останова в соответствии с управляющим сигналом "Стоп". Применение контроллера делает устройство более универсальным и расширяет область применения. Введенный в устройство селектор поля позволяет выделить четные и нечетные полукадры статического телевизионного изображения, что позволяет устройству работать с чересстрочной разверткой. Введенная в устройство схема выборки и хранения позволяет устройству работать не только с полутоновым, но и с полным цветным статическим телевизионным изображением. The second trigger is used to generate the “Start” signal in accordance with the external “Start” control signal and reset it when the print controller finishes printing the frame or immediately stops it in accordance with the “Stop” control signal. The use of the controller makes the device more versatile and expands the scope. The field selector introduced into the device allows you to select even and odd half frames of a static television image, which allows the device to work with interlaced scanning. The sampling and storage scheme introduced into the device allows the device to work not only with a grayscale, but also with a full color static television image.

Таким образом, указанные отличительные признаки в совокупности являются существенными, нигде не описаны и создают новый положительный эффект. По сравнению с аналогом в предлагаемом устройстве не требуется запоминание кадра изображения. По сравнению с прототипом устройство позволяет регистрировать полутоновые телевизионные изображения с чересстрочной и прогрессивной разверткой. Это расширяет область применения устройства в разнообразных системах с телевизионными мониторами, делает его экономичнее, позволяет повысить разрешение, формат и количество градаций изображения. Следовательно, предложенное устройство для регистрации телевизионных изображений соответствует критериям "новизна" и "существенные отличия". Thus, these distinctive features in the aggregate are significant, are not described anywhere and create a new positive effect. Compared with the analogue in the proposed device does not require storage of the image frame. Compared with the prototype, the device allows you to register grayscale television images with interlaced and progressive scan. This expands the scope of the device in a variety of systems with television monitors, makes it more economical, allows you to increase resolution, format and number of gradations of the image. Therefore, the proposed device for recording television images meets the criteria of "novelty" and "significant differences".

Функциональная схема устройства показана на фиг.1 и 2; схема селектора на фиг.3; схема устройства выборки и хранения на фиг.4; алгоритм контроллера представлен на фиг.5-7. Functional diagram of the device shown in figures 1 and 2; selector circuit in figure 3; diagram of a device for fetching and storing in figure 4; the controller algorithm is presented in figure 5-7.

Устройство регистрации статических телевизионных изображений содержит блок 1 регистрации с оконечным носителем 2, приводом 3 оконечного носителя, термопечатающей термоголовкой 4, состоящей из функционально связанных между собой последовательно-параллельного регистра 5, регистра 6 памяти, усилителей 7 электрических сигналов и линейки 8 пишущих элементов, информационным входом 9 и входами 10-13 управления, и блок 14 управления записью с входом видеосигнала, входом строчных синхроимпульсов, входом кадровых синхроимпульсов, входами управления "Прогрессивная/чересстрочная развертка", "Управление 1", "Пуск", "Стоп", управляемым тактовым генератором 15, счетчиком 16 тактовых импульсов, схемой 17 опознавания состояния, первым элементом И 18, схемой 19 выборки и хранения, АЦП 20, контроллером 21 печати, мультиплексором 22, двумя модулями 23 и 24 ОЗУ, компаратором 25, первым 26 и вторым 27 одновибраторами, селектором 28 поля, первым триггером 29, вторым генератором 30, вторым элементом И 31, третьим элементом И 32, третьим одновибратором 33, термосопротивлением 34, четвертым одновибратором 35, вторым счетчиком 36, вторым триггером 37, элементом И-НЕ 38. Модули 23 и 24 ОЗУ содержат вход 39 тактирования первого модуля ОЗУ, вход 40 тактирования второго модуля ОЗУ, вход 41 режима первого модуля ОЗУ, вход 42 режима второго модуля ОЗУ, вход 43 сброса первого модуля ОЗУ, вход 44 сброса второго модуля ОЗУ, выход 45 окончания чтения первого модуля ОЗУ, выход 46 окончания чтения второго модуля ОЗУ, мультиплексор 47 первого модуля ОЗУ, мультиплексор 48 второго модуля ОЗУ, триггер 49 первого модуля ОЗУ, триггер 50 второго модуля ОЗУ, счетчик 51 адреса первого модуля ОЗУ, счетчик 52 адреса второго модуля ОЗУ, элемент 53 ОЗУ первого модуля ОЗУ, элемент 54 ОЗУ второго модуля ОЗУ, инвертор 55 первого модуля ОЗУ, инвертор 56 второго модуля ОЗУ, выходную шину 57 данных первого модуля ОЗУ, выходную шину 58 данных второго модуля ОЗУ, входную шину 59, вход 60 опознавания поля, вход 61 чтения-записи первого модуля ОЗУ и вход 62 чтения-записи второго модуля ОЗУ. Информационным входом схемы 19 выборки и хранения является вход видеосигнала, вход строчных синхроимпульсов соединен с вторым входом селектора 28 поля, входом управляемого тактового генератора 15 и входом загрузки 16 счетчика, вход кадровых синхроимпульсов соединен с третьим входом селектора 28 поля и первым сигнальным входом контроллера 21 печати. Вход управления "Пуск" соединен с S-входом второго триггера 37, вход управления "Стоп" соединен с R-входом второго триггера 37. Счетный вход второго триггера 37 соединен с первым сигнальным выходом контроллера 21 печати, выход второго триггера 37 соединен с вторым сигнальным входом контроллера 21 печати и с вторым входом первого элемента И 18, выход которого подключен к счетному входу счетчика 16 тактовых импульсов. Выход управляемого тактового генератора 15 подключен к первому входу первого элемента И 18, входы начальной установки счетчика 16 соединены с вторым многоразрядным сигнальным выходом контроллера 21 печати, а выход переноса с входом схемы 17 опознавания состояния, подключенной выходом к входам запуска первого 26 и второго 27 одновибраторов. Выход первого одновибратора 26 подключен к входу тактирования схемы 19 выборки и хранения, к входу А-3 первой группы входов А и входу В-4 второй группы входов В мультиплексора 22. Выход второго одновибратора 27 подключен к входу тактирования АЦП 20, сигнальный вход которого соединен с выходом схемы 19 выборки и хранения 19. Цифровые выходы АЦП 20 соединены с шиной 59 данных модулей 23 и 24 ОЗУ. Выход селектора 28 поля соединен с входом 60 переключения поля модулей 23, 24 ОЗУ и с третьим входом контроллера 21 печати. Первый выход мультиплексора 22 соединен с входом 43 сброса первого модуля 23 ОЗУ, второй выход мультиплексора 22 соединен с входом 44 сброса второго модуля 24 ОЗУ, третий выход мультиплексора 22 соединен с входом 39 тактирования первого модуля 23 ОЗУ, четвертый выход мультиплексора 22 соединен с входом 40 тактирования второго модуля 24 ОЗУ, пятый выход мультиплексора 22 соединен с управляющим входом 41 первого модуля 23 ОЗУ, шестой выход мультиплексора 22 соединен с управляющим входом 42 второго модуля 24 ОЗУ, седьмой выход мультиплексора 22 соединен с R-входом первого триггера 29. Третий выход контроллера 21 печати соединен с управляющим S-входом мультиплексора 22, входом элемента И-НЕ 38 и входом 61 записи-чтения первого модуля 23 ОЗУ. Выход элемента И-НЕ 38 соединен с входом 62 записи-чтения второго модуля 24 ОЗУ. Выход 45 окончания чтения первого модуля 23 ОЗУ соединен с входом В-7 группы входов В мультиплексора 22, выход 46 окончания чтения второго модуля 24 ОЗУ соединен с входом А-7 группы ходов А мультиплексора 22. S-вход триггера 29 соединен с четвертым выходом контроллера 21 печати. Выход первого триггера 29 подключен к первому входу второго элемента И 31 и к четвертому входу контроллера 21 печати. Выход второго элемента И 31 подключен к входу А-4 группы входов А, к входу В-3 группы входов В мультиплексора 22 и к входу запуска третьего одновибратора 33, выход которого соединен с входом 10 тактирования термоголовки 4. Выходная шина 57 данных первого модуля 23 ОЗУ и выходная шина 58 данных второго модуля 24 ОЗУ подключены к группе А информационных входов компаратора 25, группа В информационных входов которого соединена с пятым многоразрядным выходом контроллера 21 печати, а выход соединен с информационным входом 9 термопечатающей головки 4. Шестой выход контроллера 21 печати соединен с входом 12 управления регистром 6 памяти термопечатающей головки 4, седьмой выход контроллера 21 печати соединен с входом 11 "Обнуление" термопечатающей головки 4, с входом А-2 группы входов А и с входом В-1 группы входов В мультиплексора 22, восьмой выход контроллера 21 печати соединен с входом А-1 группы входов А и с входом В-2 группы входов В мультиплексора 22. На вход А-6 группы входов А и на вход В-5 группы входов В мультиплексора 22 подан уровень логической "1". Девятый многоразрядный выход контроллера 21 печати соединен с входом 13 управления термопечатающей головки 4, десятый многоразрядный выход контроллера 21 печати соединен с входом управления приводом 3 оконечного носителя блока 1 регистрации. Термосопротивление 34 подключено к времязадающему входу четвертого одновибратора 35, второй вход которого соединен с одиннадцатым выходом контроллера 21 печати, а выход с вторым входом третьего элемента И 32. Выход последнего соединен с входом сброса второго счетчика 36, выход которого соединен с пятым многоразрядным входом контроллера 21 печати. Выход второго генератора 30 подключен к второму входу второго элемента И 31 и к первому входу третьего элемента И 32, вход "Управление 1" соединен с первым входом селектора 28 поля, вход "Прогрессивная/чересстрочная развертка" соединен с шестым входом контроллера 21 печати, с входом А-5 группы входов А и с входом В-6 группы входов В мультиплексора 22. The registration device for static television images contains a recording unit 1 with a terminal medium 2, a terminal medium drive 3, a thermal print head 4, consisting of functionally interconnected series-parallel register 5, memory register 6, amplifiers 7 of electrical signals and a line of 8 writing elements, information input 9 and control inputs 10-13, and a recording control unit 14 with a video signal input, an input of horizontal sync pulses, an input of frame sync pulses, control inputs " Progressive / interlaced "," Control 1 "," Start "," Stop ", controlled by a clock 15, a clock counter 16, a state recognition circuit 17, a first AND element 18, a sampling and storage circuit 19, an ADC 20, a controller 21 printing, multiplexer 22, two RAM modules 23 and 24, comparator 25, first 26 and second 27 single vibrators, field selector 28, first trigger 29, second generator 30, second element 31, third element 32, third one vibrator 33, thermal resistance 34 the fourth one-shot 35, the second counter 36, the second trigger 37, the AND-NOT 38 element. The RAM modules 23 and 24 contain an input 39 of a clock of the first RAM module, an input 40 of a clock of a second RAM module, an input 41 of a mode of a first RAM module, an input 42 of a mode of a second RAM module, an input 43 of a reset of the first RAM module , reset input 44 of the second RAM module, output 45 of the end reading of the first RAM module, output 46 of the end of reading the second RAM module, multiplexer 47 of the first RAM module, multiplexer 48 of the second RAM module, trigger 49 of the first RAM module, trigger 50 of the second RAM module, counter 51 addresses of the first RAM module, counter 52 addresses and the second RAM module, RAM element 53 of the first RAM module, RAM element 54 of the second RAM module, inverter 55 of the first RAM module, inverter 56 of the second RAM module, output data bus 57 of the first RAM module, output data bus 58 of the second RAM module, input bus 59 , field recognition input 60, read-write input 61 of the first RAM module and read-write input 62 of the second RAM module. The information input of the sampling and storage circuit 19 is a video signal input, the horizontal sync pulse input is connected to the second input of the field selector 28, the input of the controlled clock generator 15 and the counter load input 16, the frame sync pulse input is connected to the third input of the field selector 28 and the first signal input of the print controller 21 . The Start control input is connected to the S-input of the second trigger 37, the Stop control input is connected to the R-input of the second trigger 37. The counting input of the second trigger 37 is connected to the first signal output of the print controller 21, the output of the second trigger 37 is connected to the second signal the input of the controller 21 print and with the second input of the first element And 18, the output of which is connected to the counting input of the counter 16 clock pulses. The output of the controlled clock generator 15 is connected to the first input of the first element And 18, the inputs of the initial installation of the counter 16 are connected to the second multi-bit signal output of the print controller 21, and the transfer output with the input of the state recognition circuit 17 connected by the output to the start inputs of the first 26 and second 27 single vibrators . The output of the first one-shot 26 is connected to the clock input of the sampling and storage circuit 19, to the input A-3 of the first group of inputs A and the input B-4 of the second group of inputs B of the multiplexer 22. The output of the second one-shot 27 is connected to the clock input of the ADC 20, the signal input of which is connected with the output of the sampling and storage circuit 19. The digital outputs of the ADC 20 are connected to the data bus 59 of the RAM modules 23 and 24. The output of the field selector 28 is connected to an input 60 of switching the field of the RAM modules 23, 24 and to the third input of the print controller 21. The first output of the multiplexer 22 is connected to the reset input 43 of the first RAM module 23, the second output of the multiplexer 22 is connected to the reset input 44 of the second RAM module 24, the third output of the multiplexer 22 is connected to the clock input 39 of the first RAM module 23, the fourth output of the multiplexer 22 is connected to input 40 the clock of the second RAM module 24, the fifth output of the multiplexer 22 is connected to the control input 41 of the first RAM module 23, the sixth output of the multiplexer 22 is connected to the control input 42 of the second RAM module 24, the seventh output of the multiplexer 22 is connected to the R-input ohm of the first trigger 29. The third output of the print controller 21 is connected to the control S-input of the multiplexer 22, the input of the AND-NOT element 38 and the write-read input of the first RAM module 23. The output of the AND-NOT element 38 is connected to the input 62 of the read-write second RAM module 24. The output 45 of the reading end of the first RAM module 23 is connected to the input B-7 of the input group B of the multiplexer 22, the output 46 of the reading end of the second RAM module 24 is connected to the input A-7 of the move group A of the multiplexer 22. The S-input of the trigger 29 is connected to the fourth output of the controller 21 prints. The output of the first trigger 29 is connected to the first input of the second element And 31 and to the fourth input of the print controller 21. The output of the second element And 31 is connected to the input A-4 of the group of inputs A, to the input B-3 of the group of inputs B of the multiplexer 22 and to the start input of the third one-shot 33, the output of which is connected to the clock input 10 of the thermal head 4. The output bus 57 of the data of the first module 23 RAM and the data output bus 58 of the second RAM module 24 are connected to group A of the information inputs of the comparator 25, the group of information inputs of which is connected to the fifth multi-bit output of the print controller 21, and the output is connected to the information input 9 of the thermal head 4. The sixth in the output of the print controller 21 is connected to the input 12 of the control register 6 of the memory of the thermal head 4, the seventh output of the print controller 21 is connected to the input 11 "Zeroing" of the thermal head 4, with the input A-2 of the input group A and the input B-1 of the input group B of the multiplexer 22, the eighth output of the print controller 21 is connected to the input A-1 of the group of inputs A and to the input B-2 of the group of inputs B of the multiplexer 22. The logic level is applied to the input A-6 of the group of inputs A and the input B-5 of the group of inputs B of the multiplexer 22 "1". The ninth multi-bit output of the print controller 21 is connected to the control input 13 of the thermal head 4, the tenth multi-bit output of the print controller 21 is connected to the control input of the drive 3 of the terminal carrier of the recording unit 1. Thermal resistance 34 is connected to the timing input of the fourth one-shot 35, the second input of which is connected to the eleventh output of the print controller 21, and the output is with the second input of the third element And 32. The output of the latter is connected to the reset input of the second counter 36, the output of which is connected to the fifth multi-bit input of the controller 21 print. The output of the second generator 30 is connected to the second input of the second element And 31 and to the first input of the third element And 32, the input "Control 1" is connected to the first input of the field selector 28, the input "Progressive / interlaced" is connected to the sixth input of the print controller 21, with input A-5 of group of inputs A and with input B-6 of group of inputs B of multiplexer 22.

В первом модуле 23 ОЗУ первый вход группы А мультиплексора 47 первого модуля ОЗУ соединен с логическим "0", второй вход группы А и первый вход группы В мультиплексора 47 первого модуля ОЗУ соединены с входом 39 тактирования первого модуля ОЗУ, вход 60 "Опознавание поля" соединен с третьим входом группы А мультиплексора 47 первого модуля ОЗУ и с входом инвертора 55 первого модуля ОЗУ, выход которого соединен с четвертым ходом группы А мультиплексора 47 первого модуля ОЗУ. Вход 43 сброса первого модуля ОЗУ соединен с третьим входом группы В мультиплексора 47 первого модуля ОЗУ, вход 41 "Управление режимом" первого модуля ОЗУ соединен с входом управления мультиплексором 47 первого модуля ОЗУ, а четвертый вход группы В мультиплексора 47 первого модуля ОЗУ подключен к логической "1". Первый выход мультиплексора 47 первого модуля ОЗУ соединен с входом тактирования триггера 49 первого модуля ОЗУ, второй выход мультиплексора 47 первого модуля ОЗУ соединен с тактовым входом счетчика 51 адреса первого модуля ОЗУ, третий выход мультиплексора 47 первого модуля ОЗУ соединен с входом сброса счетчика 51 адреса первого модуля ОЗУ и с входом сброса триггера 49 первого модуля ОЗУ, четвертый выход мультиплексора 47 первого модуля ОЗУ соединен с S-входом триггера 49 первого модуля ОЗУ. Первый выход триггера 49 первого модуля ОЗУ соединен с младшим разрядом шины адреса элемента 53 ОЗУ первого модуля ОЗУ, второй выход триггера 49 первого модуля ОЗУ соединен с входом данных триггера 49 первого модуля ОЗУ и с вторым входом группы В мультиплексора 47 первого модуля ОЗУ. Выходы разрядов счетчика 51 адреса первого модуля ОЗУ подключены к входам адресной группы элемента 53 ОЗУ первого модуля ОЗУ, начиная с второго, выход переноса счетчика 51 адрема первого модуля ОЗУ соединен с выходом 45 "Окончание чтения" первого модуля ОЗУ. Входы данных элемента 53 ОЗУ первого модуля ОЗУ соединены с входной шиной 59, а выходы данных элемента 53 ОЗУ первого модуля ОЗУ соединены с выходной шиной 57 первого модуля ОЗУ. In the first RAM module 23, the first input of group A of the multiplexer 47 of the first RAM module is connected to a logical "0", the second input of group A and the first input of the group B of multiplexer 47 of the first RAM module are connected to the clock input 39 of the first RAM module, input 60 "Field recognition" connected to the third input of group A of multiplexer 47 of the first RAM module and to the input of inverter 55 of the first RAM module, the output of which is connected to the fourth stroke of group A of multiplexer 47 of the first RAM module. The reset input 43 of the first RAM module is connected to the third input of group B of the multiplexer 47 of the first RAM module, the input 41 "Mode Control" of the first RAM module is connected to the control input of the multiplexer 47 of the first RAM module, and the fourth input of group B of the multiplexer 47 of the first RAM module is connected to the logic "1". The first output of the multiplexer 47 of the first RAM module is connected to the clock input of the trigger 49 of the first RAM module, the second output of the multiplexer 47 of the first RAM module is connected to the clock input of the counter 51 of the address of the first RAM module, the third output of the multiplexer 47 of the first RAM module is connected to the reset input of the counter 51 of the first RAM address RAM module and with a reset input of trigger 49 of the first RAM module, the fourth output of multiplexer 47 of the first RAM module is connected to the S-input of trigger 49 of the first RAM module. The first output of the trigger 49 of the first RAM module is connected to the lowest bit of the address bus of the RAM element 53 of the first RAM module, the second output of the trigger 49 of the first RAM module is connected to the data input of the trigger 49 of the first RAM module and to the second input of group B of the multiplexer 47 of the first RAM module. The outputs of the bits of the counter 51 of the address of the first RAM module are connected to the inputs of the address group of the element 53 of the RAM of the first RAM module, starting from the second, the transfer output of the counter 51 of the address of the first RAM module is connected to the output 45 "End of reading" of the first RAM module. The data inputs of the RAM element 53 of the first RAM module are connected to the input bus 59, and the data outputs of the RAM element 53 of the first RAM module are connected to the output bus 57 of the first RAM module.

Во втором модуле 24 ОЗУ первый вход группы А мультиплексора 48 второго модуля ОЗУ соединен с логическим "0", второй вход группы А и первый вход группы В мультиплексора 48 второго модуля ОЗУ соединены с входом 40 тактирования второго модуля ОЗУ, вход 60 "Опознавание поля" соединен с третьим входом группы А мультиплексора 48 второго модуля ОЗУ и с входом инвертора 56 второго модуля ОЗУ, выход которого соединен с четвертым входом группы А мультиплексора 48 второго модуля ОЗУ. Вход 44 сброса второго модуля ОЗУ соединен с третьим входом группы В мультиплексора 48 второго модуля ОЗУ, вход 42 "Управление режимом" второго модуля ОЗУ соединен с входом управления мультиплексором 48 второго модуля ОЗУ, а четвертый вход группы В мультиплексора 48 второго модуля ОЗУ подключен к логической "1". Первый выход мультиплексора 48 второго модуля ОЗУ соединен с входом тактирования триггера 50 второго модуля ОЗУ, второй выход мультиплексора 48 второго модуля ОЗУ соединен с тактовым входом счетчика 52 адреса второго модуля ОЗУ, третий выход мультиплексора 48 второго модуля ОЗУ соединен с входом сброса счетчика 52 адреса второго модуля ОЗУ и с входом сброса триггера 50 второго модуля ОЗУ, четвертый выход мультиплексора 48 второго модуля ОЗУ соединен с S-входом триггера 50 второго модуля ОЗУ. Первый выход триггера 50 второго модуля ОЗУ соединен с младшим разрядом шины адреса элемента 54 ОЗУ второго модуля ОЗУ, второй выход триггера 50 второго модуля ОЗУ соединен с входом данных триггера 50 второго модуля ОЗУ и с вторым входом группы В мультиплексора 48 второго модуля ОЗУ. Выходы разрядов счетчика 52 адреса второго модуля ОЗУ подключены к входам адресной группы микросхемы 54 ОЗУ второго модуля ОЗУ, начиная с второго, выход переноса счетчика 52 адреса второго модуля ОЗУ соединен с выходом 46 "Окончание чтения" второго модуля ОЗУ. Входы данных элемента 54 ОЗУ второго модуля ОЗУ соединены с входной шиной 59, а выходы данных элемента 54 ОЗУ второго модуля ОЗУ соединены с выходной шиной 58 второго модуля ОЗУ. In the second RAM module 24, the first input of group A of the multiplexer 48 of the second RAM module is connected to a logical "0", the second input of group A and the first input of group B of the multiplexer 48 of the second RAM module are connected to the clock input 40 of the second RAM module, input 60 "Field recognition" connected to the third input of group A of multiplexer 48 of the second RAM module and to the input of inverter 56 of the second RAM module, the output of which is connected to the fourth input of group A of multiplexer 48 of the second RAM module. The reset input 44 of the second RAM module is connected to the third input of group B of the multiplexer 48 of the second RAM module, the input 42 "Mode Control" of the second RAM module is connected to the control input of the multiplexer 48 of the second RAM module, and the fourth input of group B of the multiplexer 48 of the second RAM module is connected to the logic "1". The first output of the multiplexer 48 of the second RAM module is connected to the clock input of the trigger 50 of the second RAM module, the second output of the multiplexer 48 of the second RAM module is connected to the clock input of the address counter 52 of the second RAM module, the third output of the multiplexer 48 of the second RAM module is connected to the reset input of the second address counter 52 the RAM module and with the reset input of the trigger 50 of the second RAM module, the fourth output of the multiplexer 48 of the second RAM module is connected to the S-input of the trigger 50 of the second RAM module. The first output of the trigger 50 of the second RAM module is connected to the lowest bit of the address bus of the RAM element 54 of the second RAM module, the second output of the trigger 50 of the second RAM module is connected to the data input of the trigger 50 of the second RAM module and to the second input of group B of the multiplexer 48 of the second RAM module. The outputs of the discharges of the counter 52 of the address of the second RAM module are connected to the inputs of the address group of the RAM chip 54 of the second RAM module, starting from the second, the transfer output of the counter 52 of the address of the second RAM module is connected to the output 46 "End of reading" of the second RAM module. The data inputs of the RAM element 54 of the second RAM module are connected to the input bus 59, and the data outputs of the RAM element 54 of the second RAM module are connected to the output bus 58 of the second RAM module.

Селектор 28 поля содержит одновибратор 63, D-триггер 64, Т-триггер 65, мультиплексор 66. Вход запуска одновибратора 63 соединен с входом ССИ селектора 28 поля, счетные входы триггеров 64 и 65 соединены с входом КСИ селектора 28 поля. Выход одновибратора 63 соединен с D-входом триггера 64, выход триггера 64 соединен с первым входом мультиплексора 66, выход триггера 65 соединен с вторым входом мультиплексора 66, вход управления мультиплексора 66 соединен с входом "Упр.1" селектора 28 поля, а выход мультиплексора 66 является выходом селектора 28 поля. The field selector 28 contains a one-shot 63, D-flip-flop 64, T-flip-flop 65, multiplexer 66. The start-up input of the single-shot 63 is connected to the input of the field selector 28 of the field, the counting inputs of the triggers 64 and 65 are connected to the input of the field of the field selector 28. The output of the one-shot 63 is connected to the D-input of the trigger 64, the output of the trigger 64 is connected to the first input of the multiplexer 66, the output of the trigger 65 is connected to the second input of the multiplexer 66, the control input of the multiplexer 66 is connected to the input "Exercise 1" of the field selector 28, and the output of the multiplexer 66 is the output of field selector 28.

Схема 19 выборки и хранения содержит аналоговый сумматор 67 и n параллельных каналов 68 устройства выборки и хранения составляющих основных цветов, входы тактирования которых объединены и являются входом тактирования схемы выборки и хранения, а на входы данных поступает видеосигнал. The sampling and storage circuit 19 contains an analog adder 67 and n parallel channels 68 of the device for sampling and storing components of the primary colors, the clock inputs of which are combined and are the clock input of the sampling and storage circuit, and a video signal is input to the data inputs.

Устройство работает следующим образом. The device operates as follows.

В режиме регистрации полутоновых телевизионных изображений вход видеосигнала устройства подключен к выходу видеосигнала телевизора или дисплея. Вход ССИ подключен к выходу ССИ телевизора, вход КСИ к выходу КСИ телевизора. На экране телевизора или дисплея формируется изображение отображаемой информации, используя телевизионный растр с прогрессивной или чересстрочной разверткой. При этом в зависимости от вида развертки (чересстрочная или прогрессивная) на вход управления подается логический "0" или логическая "1". Вход "Управление 1" служит для включения режима прогрессивной развертки с Nв/2 строками в кадре. Для режима чересстрочной развертки на вход управления "Прогрессивная/чересстрочная" подается уровень логического "0", на вход "Управление 1" уровень логического "0". Для режима прогрессивной развертки с Nв строками в кадре на вход управления "Прогрессивная/чересстрочная" подается уровень логической "1", при этом состояние входа "Управление 1" безразлично. Для режима прогрессивной развертки с Nв/2 строками на вход управления "Прогрессивная/чересстрочная" подается логический "0", а на вход "Управление 1" уровень логической "1", при этом устройство работает в режиме регистрации черестрочной развертки, когда четный и нечетный полукадры совпадают. In the mode of recording halftone television images, the video input of the device is connected to the video output of the TV or display. The input of the SSI is connected to the output of the SSI of the TV, the input of the SSI to the output of the SSI of the TV. An image of the displayed information is formed on a television or display screen using a progressive or interlaced television raster. In this case, depending on the type of scan (interlaced or progressive), a logical “0” or logical “1” is supplied to the control input. The “Control 1” input is used to enable the progressive scan mode with Nv / 2 lines in the frame. For the interlaced mode, the logic input “0” is fed to the control input “Progressive / interlaced”, and the logic input is “logic 1” to the input “Control 1”. For the progressive scan mode with N lines in the frame, the logic level “1” is fed to the “Progressive / interlaced” control input, and the state of the “Control 1” input is indifferent. For the progressive scan mode with Nv / 2 lines, the logic input is “0” and the input is “Logic 1”, the logic level is “1”, and the device operates in the interlaced scan mode when it is even and odd half frames match.

Количество элементов отображения в горизонтальной строке Nг, количество элементов отображения в вертикальном столбце Nв. Для определенности примем Nг 800, Nв 600. Каждый элемент отображения может быть модулирован по яркости и иметь Nя 64 градации яркости. Цикл регистрации изображения на оконечном носителе происходит следующим образом. На вход управления устройства поступает импульс "Пуск", который устанавливает в "1" второй триггер 37. Выходной сигнал триггера поступает на сигнальный вход контроллера 21 печати, инициализируя процесс регистрации изображения, и на вход первого элемента И 18, пропуская тактовые импульсы управляемого тактового генератора 15, запускаемого ССИ, на вход счетчика 16 тактовых импульсов. Тактовый генератор 15 формирует в каждом периоде строчной развертки последовательность тактовых импульсов, количество которых равно Nг. Контроллер 21 печати осуществляет счет КСИ по модулю Nг и формирует код номера столбца записи на четвертом выходе, причем в зависимости от состояния шестого входа контроллера 21 печати осуществляется либо счет каждого КСИ, либо счет только четных КСИ. В режиме прогрессивной развертки осуществляется счет каждого КСИ, а в режиме чересстрочной развертки считаются четные КСИ, определяемые по состоянию третьего входа контроллера 21 печати. Код номера столбца записи поступает на вход параллельной загрузки счетчика 16 тактовых импульсов и по ССИ записывается в него. Счетчик работает в режиме вычитания и тактируется импульсами управляемого тактового генератора 15. Схема 17 опознавания состояния опознает нулевое состояние счетчика и запускает первый одновибратор 26 и второй одновибратор 27. Таким образом, импульс на входах одновибраторов отстает от начала строки на количество тактов, равное количеству КСИ, пришедших после начала сигнала "Пуск". The number of display elements in the horizontal row is Nг, the number of display elements in the vertical column is Nв. For definiteness, we will accept Ng 800, Nv 600. Each display element can be modulated in brightness and have Ny 64 gradations of brightness. The cycle of image registration on the terminal medium is as follows. The start pulse is supplied to the control input of the device, which sets the second trigger 37 to “1”. The output signal of the trigger is fed to the signal input of the print controller 21, initiating the image registration process, and to the input of the first element And 18, passing the clock pulses of the controlled clock generator 15, triggered by the SSI, to the input of the counter 16 clock pulses. The clock generator 15 generates in each horizontal scanning period a sequence of clock pulses, the number of which is equal to Ng. The print controller 21 implements the CSI modulo Ng and generates a code for the record column number at the fourth output, and depending on the state of the sixth input of the print controller 21, either each CSI is counted or only even CSI are counted. In the progressive scan mode, each CSI is counted, and in the interlaced scan mode, even CSI are determined, determined by the state of the third input of the print controller 21. The code for the number of the recording column is fed to the input of the parallel download of the counter 16 clock pulses and is written to it via the SSI. The counter operates in the subtraction mode and is clocked by the pulses of the controlled clock generator 15. The state recognition circuit 17 recognizes the zero state of the counter and starts the first one-shot 26 and the second one-shot 27. Thus, the pulse at the inputs of the one-shots lags the beginning of the line by the number of clock cycles equal to the number of CSIs, come after the start signal.

Импульс с второго одновибратора 27 поступает на АЦП 20, при этом АЦП тактируется задним фронтом этого импульса. Импульс с первого одновибратора 26 поступает на вход управления схемы 19 выборки и хранения и на вход мультиплексора 22. Передним фронтом этого импульса тактируется схема 19 выборки и хранения, а по заднему фронту осуществляется запись в ОЗУ. Длительность импульса первого одновибратора 26 превышает длительность импульса второго одновибратора 27 на время, необходимое для срабатывания АЦП 20 и выборки адреса ОЗУ (примерно 300 нс). Длительность импульса второго одновибратора определяется временем срабатывания схемы 19 выборки и хранения (> 10 нс). The pulse from the second one-shot 27 is fed to the ADC 20, while the ADC is clocked by the trailing edge of this pulse. The pulse from the first one-shot 26 is fed to the control input of the sampling and storage circuit 19 and to the input of the multiplexer 22. The leading edge of this pulse clocks the sampling and storage circuit 19, and writes to the RAM along the trailing edge. The pulse duration of the first one-shot 26 exceeds the pulse duration of the second one-shot 27 by the time required to operate the ADC 20 and select the RAM address (approximately 300 ns). The pulse duration of the second one-shot is determined by the response time of the sampling and storage circuit 19 (> 10 ns).

Два модуля 23 и 24 ОЗУ идентичны по своей структуре и имеют входы 39 и 40 тактирования, входы 41 и 42 режима, входы 43 и 44 сброса, входы 61 и 62 чтения-записи, выходы 45 и 46 окончания чтения, выходные шины 57 и 58 данных соответственно, а также входную шину 59 и вход 60 опознавания поля. Входные и выходные сигналы модулей 23 и 24 ОЗУ коммутируются мультиплексором 22. В то время как в один модуль ОЗУ пишется информация k-го столбца изображения, из другого модуля ОЗУ читается (k-1)-й столбец изображения, после чего модули ОЗУ меняются местами. Two RAM modules 23 and 24 are identical in structure and have clock inputs 39 and 40, mode inputs 41 and 42, reset inputs 43 and 44, read-write inputs 61 and 62, read-out outputs 45 and 46, output buses 57 and 58 data, respectively, as well as the input bus 59 and the input 60 field recognition. The input and output signals of the RAM modules 23 and 24 are switched by the multiplexer 22. While the kth image column information is written to one RAM module, the (k-1) th image column is read from another RAM module, after which the RAM modules are swapped .

В зависимости от состояния входа управления режимом модуль ОЗУ может находиться в режиме адресации прогрессивной или чересстрочной развертки. В режиме адресации прогрессивной развертки триггер ОЗУ работает в режиме делителя по модулю два, причем на вход триггера ОЗУ поступает тактовый импульс с входа тактирования модуля ОЗУ, а выход триггера оказывается подключенным к входу счетчика ОЗУ. Таким образом, на адресные входы элемента ОЗУ поступает двоичный код номера пришедшего тактового импульса. В режиме чересстрочной развертки триггер ОЗУ устанавливается в логический "0" или логическую "1" в зависимости от сигнала опознавание поля, а на вход счетчика ОЗУ поступают непосредственно тактовые импульсы. Таким образом, младший разряд адреса элемента ОЗУ оказывается равным сигналу опознавание поля, а на N-1 остальных разрядов адреса поступает двоичный код номера пришедшего тактового импульса, т. е. в четный полукадр происходит адресация четных ячеек ОЗУ, а в нечетный адресация нечетных ячеек ОЗУ. Depending on the state of the mode control input, the RAM module may be in progressive or interlaced addressing mode. In the progressive scan addressing mode, the RAM trigger operates in the divider mode modulo two, and a clock pulse from the clock input of the RAM module is input to the RAM trigger input, and the trigger output is connected to the RAM counter input. Thus, the binary code of the number of the received clock pulse is supplied to the address inputs of the RAM element. In interlaced mode, the RAM trigger is set to logical “0” or logical “1” depending on the field recognition signal, and clock pulses are directly sent to the RAM counter input. Thus, the least significant bit of the address of the RAM element turns out to be equal to the field recognition signal, and the N-1 of the remaining bits of the address receives the binary code of the number of the received clock pulse, i.e., even RAM cells are addressed in an even half-frame, and odd RAM cells are addressed in an odd half-frame .

Сигнал сброса модуля ОЗУ при чересстрочной развертке в режиме адресации осуществляет сброс счетчика ОЗУ, а при прогрессивной развертке в режиме адресации осуществляет сброс счетчика ОЗУ и триггера ОЗУ. The reset signal of the RAM module during interlaced scanning in the addressing mode resets the RAM counter, and during progressive scanning in the addressing mode resets the RAM counter and the RAM trigger.

Вход чтения-записи ОЗУ переводит модуль ОЗУ либо в режим записи, когда информация с входа данных пишется в ОЗУ, либо в режим чтения, когда информация, хранящаяся в ОЗУ, поступает на выход модуля ОЗУ. The read-write input of the RAM transfers the RAM module either to the write mode when information from the data input is written to the RAM, or to the read mode when the information stored in the RAM is output to the RAM module.

После счета КСИ контроллер 21 печати выдает сигнал на третьем выходе, управляющий мультиплексором 22 и определяющий, в каком из режимов записи или чтения находится модуль ОЗУ. С началом каждого цикла печати столбца сигнал на третьем выходе контроллера меняется на противоположный, осуществляя тем самым коммутацию режимов работы модулей ОЗУ. After counting the CSI, the print controller 21 provides a signal at the third output, controlling the multiplexer 22 and determining which of the write or read modes the RAM module is in. With the beginning of each column printing cycle, the signal at the third output of the controller is reversed, thereby switching the operating modes of the RAM modules.

Контроллер выдает на восьмом выходе сигнал, который через мультиплексор 22 поступает на вход сброса модуля ОЗУ, работающего в режиме записи. На вход тактирования модуля ОЗУ, работающего в режиме записи, поступает импульс с первого одновибратора 26. Таким образом в модуль ОЗУ записывается информация о столбце изображения в одном из двух режимов адресации памяти. The controller generates a signal at the eighth output, which, through the multiplexer 22, is fed to the reset input of the RAM module operating in recording mode. The clock input of the RAM module operating in the recording mode receives a pulse from the first one-shot device 26. Thus, information about the image column in one of the two memory addressing modes is recorded in the RAM module.

После инициализации процесса записи столбца в один из модулей ОЗУ контроллер 21 печати приступает к чтению информации из другого модуля ОЗУ, информация в котором была записана в предыдущем цикле. After initializing the process of writing a column to one of the RAM modules, the print controller 21 starts reading information from another RAM module, the information in which was recorded in the previous cycle.

Устройство регистрации имеет контур определения температуры термопечатающей головки, содержащий термосопротивление 34, четвертый одновибратор 35, третий элемент И 32 и второй счетчик 36. Термосопротивление 34 входит во времязадающую цепочку четвертого одновибратора 35 таким образом, что при подаче управляющего импульса с одиннадцатого выхода контроллера 21 печати на второй вход одновибратора 35 на его выходе формируется импульс, длительность которого зависит от температуры термопечатающей головки 4. Импульс с выхода одновибратора 35 открывает третий элемент И, пропуская импульсы второго генератора 30 на тактовый вход второго счетчика 36, на вход сброса которого подается импульс с одиннадцатого выхода контроллера 21 печати. По окончании выходного импульса четвертого одновибратора 35 на выходе второго счетчика 36 сформирован N-разрядный код температуры термопечатающей головки 1, который поступает на пятый многоразрядный вход контроллера 21 печати. Последний анализирует пришедший на пятый вход код температуры термопечатающей головки 4 и корректирует управляющие воздействия на ее входы. The registration device has a temperature detection circuit for the thermal head, comprising a thermal resistance 34, a fourth one-shot 35, a third And 32 element and a second counter 36. The thermal resistance 34 is included in the timing chain of the fourth one-shot 35 so that when a control pulse is supplied from the eleventh output of the print controller 21 to the second input of the single vibrator 35 at its output forms a pulse, the duration of which depends on the temperature of the thermal head 4. The pulse from the output of the single vibrator 35 is opened t third AND gate, skipping the pulses of the second oscillator 30 to the clock input of the second counter 36, to which the reset pulse is input from the eleventh output 21 of the print controller. At the end of the output pulse of the fourth one-shot 35 at the output of the second counter 36, an N-bit temperature code of the thermal head 1 is generated, which is fed to the fifth multi-bit input of the print controller 21. The latter analyzes the temperature code of the thermal head 4 that came to the fifth input and corrects the control actions on its inputs.

Печать изображения осуществляется по столбцам. Каждый столбец изображения описывается n-разрядными словами. Число слоев равно Nв количеству элементов отображения в вертикальном столбце. The image is printed in columns. Each image column is described by n-bit words. The number of layers is equal to N in the number of display elements in the vertical column.

Для чтения информации из модуля ОЗУ в термопечатающую головку 4 используются первый триггер 29, второй элемент И 31, второй генератор 30, компаратор 25 и третий одновибратор 33. Перед началом цикла чтения контроллер 21 печати устанавливает код градации считываемого из ОЗУ слова m=1 на пятом выходе, который поступает на группу В информационных входов компаратора 25 и выдает импульс сброса на седьмой выход, который сбрасывает последовательно-параллельный регистр 5 по управляющему входу 11 и через мультиплексор 22 поступает на вход (43 или 44) сброса модуля, работающего в режиме чтения, тем самым сбрасывая триггер ОЗУ и счетчик ОЗУ этого модуля ОЗУ. Далее контроллер 21 печати выставляет импульс начала чтения на четвертом выходе, устанавливающий в логическую "1" первый триггер 29, который открывает второй элемент И 31, после чего тактовые импульсы чтения от второго генератора 30 поступают на вход третьего одновибратора 33, формирующего импульсы тактирования последовательно-параллельного регистра 5 требуемой длительности, и на мультиплексор 22, с выхода которого тактовые импульсы чтения поступают на вход (39 или 40) тактирования модуля ОЗУ, работающего в режиме чтения, который последовательно читает столбец изображения из элемента ОЗУ следующим образом. Считываемое n-разрядное слово по адресу, формируемому счетчиком ОЗУ, по выходной шине (57 или 58) модуля ОЗУ поступает на группу А информационных входов компаратора 25. Считываемое слово сравнивается с поступающим на группу В информационных входов компаратора 25 кодом градации и результат сравнения (логическая "1" или логический "0") поступает на информационный вход 9 последовательно-параллельного регистра 5, где этот результат записывается в регистр 5 тактовыми импульсами, поступающими с выхода одновибратора 33 на вход 10 управления термопечатающей головки 4. После чтения всего столбца модуль ОЗУ, работающий в режиме чтения, выдает сигнал окончание чтения (45 или 46), который через мультиплексор 22 поступает на вход сброса первого триггера 29 и устанавливает его в логический "0", закрывая, таким образом, второй элемент И 31. To read information from the RAM module to the thermal head 4, the first trigger 29, the second element And 31, the second generator 30, the comparator 25 and the third one-shot 33 are used. Before the start of the reading cycle, the print controller 21 sets the gradation code of the word m = 1 read from the RAM on the fifth the output that goes to the group B of the information inputs of the comparator 25 and gives a reset pulse to the seventh output, which resets the serial-parallel register 5 at the control input 11 and through the multiplexer 22 goes to the mode reset input (43 or 44) I was working in read mode, thus relieving the trigger memory and RAM memory of the counter module. Next, the print controller 21 sets the read start pulse at the fourth output, setting the first trigger 29 to the logic "1", which opens the second element And 31, after which the read clock from the second generator 30 is fed to the input of the third one-shot 33, which generates the clock pulses sequentially parallel register 5 of the required duration, and to the multiplexer 22, from the output of which the clock read pulses are fed to the input (39 or 40) of the clock of the RAM module, working in read mode, which is sequentially reads the image column from the RAM element as follows. The read n-bit word at the address generated by the RAM counter, through the output bus (57 or 58) of the RAM module, goes to group A of the information inputs of the comparator 25. The read word is compared with the gradation code coming to the group B of the information inputs of the comparator 25 and the comparison result (logical "1" or logical "0") is fed to the information input 9 of the serial-parallel register 5, where this result is recorded in the register 5 by clock pulses from the output of the one-shot 33 to the input 10 of the thermal control her heads 4. After reading the entire column, the RAM module, working in read mode, gives a signal the end of reading (45 or 46), which through the multiplexer 22 is fed to the reset input of the first trigger 29 and sets it to logical "0", thus closing , the second element And 31.

Контроллер 21 печати анализирует состояние первого триггера 29, и после его установки в логический "0" выдает управляющие сигналы с шестого выхода на вход 12 управления регистра 6 памяти, по которому записанная в параллельно-последовательном регистре 5 информация пересылается в регистр 6 памяти. Затем контроллер печати с девятого выхода подает сигналы управления усилителей 7 электрических сигналов на вход 13 управления термопечатающей головки 4, и происходит процесс печати одной градации столбца изображения. Далее контроллер 21 печати увеличивает на единицу значение градации m считываемого слова, проверяет, не превосходит ли оно значение Nя, и если нет, то повторяются весь процесс считывания информации из модуля ОЗУ и процесс печати следующей градации столбца. The print controller 21 analyzes the state of the first flip-flop 29, and after setting it to logic “0”, it gives control signals from the sixth output to the control input 12 of the memory register 6, by which the information recorded in the parallel-serial register 5 is sent to the memory register 6. Then, the print controller from the ninth output supplies the control signals of the amplifiers 7 of the electrical signals to the input 13 of the control of the thermal head 4, and the process of printing one gradation of the image column occurs. Next, the print controller 21 increases by one the gradation value m of the read word, checks to see if it exceeds the value Nя, and if not, then the entire process of reading information from the RAM module and the printing process of the next column gradation are repeated.

Печать полутонового изображения формируется путем модуляции яркости в каждой точке. Яркость точки зависит от длительности импульса управляющего воздействия, подаваемого с девятого выхода контроллера 21 печати на усилители 7 электрических сигналов, которая формируется в результате сложения импульсов всех градаций для каждого элемента отображения. Таким образом, каждый столбец изображения печатается Nя раз. Число градаций яркости может составлять N=64. Halftone printing is formed by modulating the brightness at each point. The brightness of the point depends on the duration of the control pulse supplied from the ninth output of the print controller 21 to the electric signal amplifiers 7, which is formed as a result of the addition of pulses of all gradations for each display element. Thus, each image column is printed N times. The number of gradations of brightness can be N = 64.

Если значение m превосходит значение Nя, то это означает, что все градации столбца изображения уже напечатаны и тогда контроллер 21 печати формирует на десятом выходе сигнал поворота привода 3 шагового двигателя, который перемещает оконечный носитель 2. После печати всех столбцов кадра изображения контроллер 21 печати формирует на первом выходе сигнал "Стоп", переводящий устройство в режим ожидания следующего сигнала "Пуск". If the value of m exceeds the value of Nя, then this means that all gradations of the image column are already printed and then the print controller 21 generates at the tenth output a turn signal of the stepper motor drive 3, which moves the terminal medium 2. After printing all the columns of the image frame, the print controller 21 generates at the first output, the Stop signal puts the device in standby mode of the next Start signal.

Селектор 28 поля работает следующим образом. На вход ССИ поступает непрерывная последовательность ССИ с периодом Н 64 мкс. Одновибратор 63 запускается задним фронтом ССИ и формирует импульсы длительностью 0,5Н < τ< Н. Оптимальное значение длительности τ= 3/4 Н. В нечетном полукадре передний фронт КСИ, поступающий на счетные входы триггеров 64 и 65, совпадает с передним фронтом ССИ и в момент срабатывания триггера 64 на его D-входе присутствует уровень логического "0" с выхода одновибратора 63. В четном полукадре передний фронт КСИ отстает от переднего фронта ССИ на 32 мкс. В результате в момент срабатывания триггера 64 на D-входе присутствует уровень логической "1" с выхода одновибратора 63, который запоминается на время полукадра до прихода следующего кадрового синхроимпульса. Таким образом, на выходе триггера 64 формируется последовательность прямоугольных импульсов длительностью 20 мс с периодом следования 40 мс, в которой высокий уровень соответствует четному полукадру. Field selector 28 operates as follows. At the input of the SSI, a continuous SSI sequence with a period of H 64 μs is received. The one-shot 63 is triggered by the trailing edge of the SSI and generates pulses of duration 0.5N <τ <N. The optimal value of the duration is τ = 3/4 N. In an odd half-frame, the leading edge of the SSI arriving at the counting inputs of triggers 64 and 65 coincides with the leading edge of the SSI and at the moment of triggering of the trigger 64 at its D-input there is a logic level “0” from the output of the single-shot 63. In an even half-frame, the front edge of the CSI is 32 μs behind the front edge of the SSI. As a result, at the moment of triggering of the trigger 64, the logic level “1” is present at the D-input from the output of the single-shot 63, which is stored for half a frame until the next frame sync pulse arrives. Thus, at the output of the trigger 64, a sequence of rectangular pulses of 20 ms duration is formed with a repetition period of 40 ms, in which a high level corresponds to an even half-frame.

При подаче на вход "Упр.1" уровня логической "1" сигнал с выхода триггера 64 через мультиплексор 66 поступает на выход селектора 28 поля. Если на вход "Упр. 1" подан уровень логического "0", то на выход селектора 28 поля поступает сигнал с выхода триггера 65, который осуществляет деление частоты КСИ на два. При этом устройство работает в режиме прогрессивной развертки с Nв/2 строками. В режиме прогрессивной развертки с Nв строками селектор 28 поля не используется. When applied to the input "Exercise 1" logical level "1", the signal from the output of the trigger 64 through the multiplexer 66 is fed to the output of the selector 28 of the field. If the input "Exercise 1" is the logic level "0", then the output of the field selector 28 receives a signal from the output of the trigger 65, which divides the frequency of the CSI into two. At the same time, the device operates in progressive scan mode with Nv / 2 lines. In progressive scan mode with N lines, field selector 28 is not used.

Схема 19 выборки и хранения работает следующим образом. На входы n параллельных каналов 68 устройства выборки и хранения подаются составляющие цветового видеосигнала, например R, G и B. По переднему фронту сигнала, подаваемого на вход тактирования, происходит одновременная выборка мгновенных значений составляющих видеосигнала, а по заднему фронту устройство переходит в режим хранения этих значений. Аналоговый сумматор 67 осуществляет их суммирование с весовыми коэффициентами и формирует на выходе схемы выборки и хранения сигнал яркости. The sampling and storage circuit 19 operates as follows. The components of the color video signal, for example, R, G, and B, are fed to the inputs of n parallel channels 68 of the sampling and storage device. On the rising edge of the signal fed to the clock input, the instantaneous values of the video signal are sampled simultaneously, and the device switches to the storage mode of these values. The analog adder 67 sums them with weights and generates a brightness signal at the output of the sampling and storage circuit.

Устройство может быть реализовано на отечественной элементной базе, на микросхемах серий К555, К531, К174, К572, однокристальных микроЭВМ серии К1816. The device can be implemented on a domestic element base, on chips of the K555, K531, K174, K572 series, single-chip microcomputers of the K1816 series.

Заявленное устройство позволяет получать полутоновые твердые копии статических черно-белых и полутоновых изображений с экранов телевизионных мониторов, дисплеев, телевизоров и видеокамер, а также регистрировать цветные статические изображения с мониторов персональных компьютеров в виде полутоновой монохромной копии с высокой скоростью, разрешающей способностью, форматом изображения и качеством, близким к фотографическому. Устройство может найти применение во многих областях, связанных с документированием информации. The claimed device allows you to receive grayscale hard copies of static black and white and grayscale images from the screens of television monitors, displays, televisions and video cameras, as well as register color static images from personal computer monitors in the form of a grayscale monochrome copy with high speed, resolution, image format and quality close to photographic. The device can find application in many areas related to documenting information.

Claims (3)

1. УСТРОЙСТВО РЕГИСТРАЦИИ СТАТИЧЕСКИХ ТЕЛЕВИЗИОННЫХ ИЗОБРАЖЕНИЙ, содержащее блок регистрации, включающий оконечный носитель, привод оконечного носителя, термопечатающую головку, состоящую из последовательно-параллельного регистра, регистра памяти, усилителей электрических сигналов и линейки пишущих элементов, и блок управления записью с управляемым тактовым генератором, счетчиком тактовых импульсов, схемой опознавания состояния, отличающееся тем, что в блок управления записью введены дополнительно первый элемент И, схема выборки и хранения, аналого-цифровой преобразователь (АЦП), контроллер печати, мультиплексор, первый и второй модули оперативного запоминающего устройства, компаратор, первый и второй одновибраторы, селектор поля, первый триггер, второй генератор, второй и третий элементы И, третий одновибратор, термосопротивление, четвертый одновибратор, второй счетчик, второй триггер, элемент И - НЕ, первый и второй модули оперативного запоминающего устройства (ОЗУ) содержат мультиплексор первого и мультиплексор второго модулей ОЗУ, триггер первого и триггер второго модулей ОЗУ, счетчик адреса первого и счетчик адреса второго модулей ОЗУ, элемент ОЗУ первого и второго модулей ОЗУ, инвертор первого и инвертор второго модулей ОЗУ, информационным входом схемы выборки и хранения является вход видеосигнала, первый вход селектора поля является входом "Управление 1", вход строчных синхроимпульсов соединен с вторым входом селектора поля, входом управляемого тактового генератора и входом загрузки счетчика, вход кадровых синхроимпульсов соединен с третьим входом селектора поля и первым сигнальным входом контроллера печати, вход управления "Пуск" соединен с S-входом, а вход управления "Стоп" - с R-входом второго триггера, счетный вход второго триггера соединен с первым сигнальным выходом контроллера печати, выход второго триггера соединен со вторым сигнальным входом контроллера печати и с вторым входом первого элемента И, выход которого подключен к счетному входу счетчика тактовых импульсов, выход управляемого тактового генератора подключен к первому входу первого элемента И, входы начальной установки счетчика соединены с вторым многоразрядным сигнальным выходом контроллера печати, а выход переноса - с входом схемы опознавания состояния, подключенной выходом к входам запуска первого и второго одновибраторов, выход первого одновибратора подключен к входу тактирования схемы выборки и хранения, к третьему входу первой группы входов и четвертому входу второй группы входов мультиплексора, выход второго одновибратора подключен к входу тактирования АЦП, сигнальный вход которого соединен с выходом схемы выборки и хранения, цифровые выходы АЦП соединены с шиной данных первого и второго модулей ОЗУ, выход селектора полей соединен с входом переключения поля первого и второго модулей ОЗУ и с третьим входом контроллера печати, первый выход мультиплексора соединен с входом сброса первого модуля ОЗУ, второй выход - с входом сброса второго модуля ОЗУ, третий выход - с входом тактирования первого модуля ОЗУ, четвертый выход - с входом тактирования второго модуля ОЗУ, пятый выход - с управляющим входом первого модуля ОЗУ, шестой выход - с управляющим входом второго модуля ОЗУ, седьмой выход - с R-входом первого триггера, третий выход контроллера печати соединен с управляющим S-входом мультиплексора, входом элемента И - НЕ и входом записи/чтения первого модуля ОЗУ, выход элемента И - НЕ соединен с входом записи/чтения второго модуля ОЗУ, выход окончания чтения первого модуля ОЗУ соединен с седьмым входом второй группы входов мультиплексора, выход окончания чтения второго модуля ОЗУ - с седьмым входом первой группы входов мультиплексора, S-вход первого триггера соединен с четвертым выходом контроллера печати, выход первого триггера подключен к первому входу второго элемента И и к четвертому входу контроллера печати, выход второго элемента И подключен к четвертому входу первой группы входов, к третьему входу второй группы входов мультиплексора и к входу запуска третьего одновибратора, выход которого соединен с входом тактирования термопечатающей головки, выходная шина данных первого модуля ОЗУ и выходная шина данных второго модуля ОЗУ подключены к первой группе информационных входов компаратора, вторая группа информационных входов компаратора соединена с многоразрядным пятым выходом контроллера печати, выход компаратора - с информационным входом термопечатающей головки, шестой выход контроллера печати соединен с входом управления регистром памяти термопечатающей головки, седьмой выход - с входом "Обнуление" термопечатающей головки, с вторым входом первой группы входов и с первым входом второй группы входов мультиплексора, восьмой выход контроллера печати соединен с первым входом первой группы входов и с вторым входом второй группы входов мультиплексора, а шестой вход первой группы входов и пятый вход второй группы входов мультиплексора являются входом логической единицы, девятый многоразрядный выход контроллера печати соединен с входом управления термопечатающей головки, десятый многоразрядный выход - с входом управления приводом оконечного носителя блока регистрации, термосопротивление подключено к времязадающему входу четвертого одновибратора, второй вход которого соединен с одиннадцатым выходом контроллера печати, а выход четвертого одновибратора соединен с вторым входом третьего элемента И, выход которого соединен с входом сброса второго счетчика, выход которого соединен с пятым многоразрядным входом контроллера печати, выход второго генератора подключен к второму входу второго элемента И и к первому входу третьего элемента И, вход "Управление 1" соединен с первым входом селектора поля, вход "Прогрессивная/чересстрочная развертка" - с шестым входом контроллера печати, с пятым входом первой группы входов и с шестым входом второй группы входов мультиплексора, в первом модуле ОЗУ первый вход первой группы входов мультиплексора первого модуля ОЗУ соединен с логическим нулем, второй вход первой группы входов и первый вход второй группы входов мультиплексора первого модуля ОЗУ соединены с входом тактирования первого модуля ОЗУ, вход "Опознавание поля" соединен с третьим входом первой группы входов мультиплексора первого модуля ОЗУ и с входом инвертора первого модуля ОЗУ, выход которого соединен с четвертым входом первой группы входов мультиплексора первого модуля ОЗУ, вход сброса первого модуля ОЗУ соединен с третьим входом второй группы входов мультиплексора первого модуля ОЗУ, вход "Управление режимом" первого модуля ОЗУ соединен с входом управления мультиплексором первого модуля ОЗУ, а четвертый вход второй группы входов мультиплексора первого модуля ОЗУ подключен к логической единице, первый выход мультиплексора первого модуля ОЗУ соединен с входом тактирования триггера первого модуля ОЗУ, второй выход - с тактовым входом счетчика адреса первого модуля ОЗУ, третий выход - с входом сброса счетчика адреса первого модуля ОЗУ и с входом сброса триггера первого модуля ОЗУ, четвертый выход - с S-входом триггера первого модуля ОЗУ, первый выход триггера первого модуля ОЗУ соединен с младшим разрядом шины адреса элемента ОЗУ первого модуля ОЗУ, второй выход - с входом данных триггера первого модуля ОЗУ и с вторым входом второй группы входов мультиплексора первого модуля ОЗУ, выходы разрядов счетчика адреса первого модуля ОЗУ подключены к входам адресной группы элемента ОЗУ первого модуля ОЗУ, начиная с второго входа, выход переноса счетчика адреса первого модуля ОЗУ соединен с выходом "Окончание чтения" первого модуля ОЗУ, входы данных элемента ОЗУ первого модуля ОЗУ - с входной шиной, а выходы - с выходной шиной первого модуля ОЗУ, во втором модуле ОЗУ первый вход первой группы входов мультиплексора второго модуля ОЗУ соединен с логическим нулем, второй вход первой группы входов и первый вход второй группы входов мультиплексора второго модуля ОЗУ соединены с входом тактирования второго модуля ОЗУ, вход "Опознавание поля" соединен с третьим входом первой группы входов мультиплексора второго модуля ОЗУ и с входом инвертора второго модуля ОЗУ, выход которого соединен с четвертым входом первой группы входов мультиплексора второго модуля ОЗУ, вход сброса второго модуля ОЗУ соединен с третьим входом второй группы входов мультиплексора второго модуля ОЗУ, вход "Управление режимом" второго модуля ОЗУ соединен с входом управления мультиплексором второго модуля ОЗУ, а четвертый вход второй группы входов мультиплексора второго модуля ОЗУ подключен к логической единице, первый выход мультиплексора второго модуля ОЗУ соединен с входом тактирования триггера второго модуля ОЗУ, второй выход - с тактовым входом счетчика адреса второго модуля ОЗУ, третий выход - с входом сброса счетчика адреса второго модуля ОЗУ и с входом сброса триггера второго модуля ОЗУ, четвертый выход - S-входом триггера второго модуля ОЗУ, первый выход триггера второго модуля ОЗУ соединен с младшим разрядом шины адреса элемента ОЗУ второго модуля ОЗУ, второй выход - с входом данных триггера второго модуля ОЗУ и с вторым входом второй группы входов мультиплексора второго модуля ОЗУ, выходы разрядов счетчика адреса второго модуля ОЗУ подключены к входам адресной группы элемента ОЗУ второго модуля ОЗУ, начиная с второго входа, выход переноса счетчика адреса второго модуля ОЗУ соединен с выходом "Окончание чтения" второго модуля ОЗУ, входы данных элемента ОЗУ второго модуля ОЗУ соединены с входной шиной, а выходы данных элемента ОЗУ второго модуля ОЗУ - с выходной шиной второго модуля ОЗУ. 1. DEVICE FOR REGISTRATION OF STATIC TELEVISION IMAGES, comprising a recording unit including a terminal medium, a terminal medium drive, a thermal head consisting of a series-parallel register, a memory register, amplifiers of electrical signals and a line of writing elements, and a recording control unit with a controlled clock generator, a clock counter, a state recognition circuit, characterized in that an additional first element And, a sampling circuit and injuries, analog-to-digital converter (ADC), print controller, multiplexer, first and second random access memory modules, comparator, first and second one-shot, field selector, first trigger, second generator, second and third elements And, third one-shot, thermal resistance, the fourth one-shot, the second counter, the second trigger, the AND element is NOT, the first and second random access memory (RAM) modules comprise a multiplexer of the first and a multiplexer of the second RAM modules, a first trigger and a second trigger of the RAM modules, the address counter of the first and the address counter of the second RAM modules, the RAM element of the first and second RAM modules, the inverter of the first and inverter of the second RAM modules, the information input of the sample and store circuit is the video signal input, the first input of the field selector is the input "Control 1" , the input of the horizontal sync pulses is connected to the second input of the field selector, the input of the controlled clock generator and the input of the counter load, the input of frame sync pulses is connected to the third input of the field selector and the first signal input print controller, the Start control input is connected to the S-input, and the Stop control input is connected to the R-input of the second trigger, the counting input of the second trigger is connected to the first signal output of the print controller, the output of the second trigger is connected to the second signal input of the print controller and with the second input of the first element And, the output of which is connected to the counting input of the clock counter, the output of the controlled clock is connected to the first input of the first element And, the inputs of the initial installation of the counter are connected to the second the output signal of the print controller, and the transfer output with the input of the state recognition circuit connected to the output inputs of the first and second single vibrators, the output of the first single vibrator is connected to the clock input of the sampling and storage circuit, to the third input of the first group of inputs and the fourth input of the second group of inputs multiplexer, the output of the second one-shot is connected to the clock input of the ADC, the signal input of which is connected to the output of the sampling and storage circuit, the digital outputs of the ADC are connected to the data bus of the first the second RAM module, the output of the field selector is connected to the input of switching the field of the first and second RAM modules and to the third input of the print controller, the first output of the multiplexer is connected to the reset input of the first RAM module, the second output to the reset input of the second RAM module, the third output to the input the clock of the first RAM module, the fourth output - with the clock input of the second RAM module, the fifth output - with the control input of the first RAM module, the sixth output - with the control input of the second RAM module, the seventh output - with the R-input of the first trigger, t the output of the print controller is connected to the control S-input of the multiplexer, the input of the AND element is NOT and the write / read input of the first RAM module, the output of the AND element is NOT connected to the write / read input of the second RAM module, the read end output of the first RAM module is connected to the seventh the input of the second group of inputs of the multiplexer, the output end of reading the second RAM module with the seventh input of the first group of inputs of the multiplexer, the S-input of the first trigger is connected to the fourth output of the print controller, the output of the first trigger is connected to the first input of the second of the And element and to the fourth input of the print controller, the output of the second And element is connected to the fourth input of the first group of inputs, to the third input of the second group of inputs of the multiplexer and to the start input of the third one-shot, the output of which is connected to the clock input of the thermal head, the output data bus of the first module RAM and the data output bus of the second RAM module are connected to the first group of information inputs of the comparator, the second group of information inputs of the comparator is connected to the multi-bit fifth output of the controller Printing mode, comparator output - with the information input of the thermal head, the sixth output of the print controller is connected to the memory register control input of the thermal head, the seventh output - with the input "Zeroing" of the thermal head, with the second input of the first group of inputs and with the first input of the second group of inputs of the multiplexer , the eighth output of the print controller is connected to the first input of the first group of inputs and to the second input of the second group of inputs of the multiplexer, and the sixth input of the first group of inputs and the fifth input of the second group of inputs m the duplexer is an input of a logical unit, the ninth multi-bit output of the print controller is connected to the control input of the thermal head, the tenth multi-bit output is connected to the control input of the terminal carrier of the recording unit, the thermal resistance is connected to the timing input of the fourth one-shot, the second input of which is connected to the eleventh output of the print controller, and the output of the fourth one-shot is connected to the second input of the third element And, the output of which is connected to the reset input of the second counter the output, which is connected to the fifth multi-bit input of the print controller, the output of the second generator is connected to the second input of the second element And and to the first input of the third element And, the input "Control 1" is connected to the first input of the field selector, the input "Progressive / interlaced" with the sixth input of the print controller, with the fifth input of the first group of inputs and with the sixth input of the second group of multiplexer inputs, in the first RAM module, the first input of the first group of multiplexer inputs of the first RAM module is connected to a logic zero, the second the input of the first group of inputs and the first input of the second group of inputs of the multiplexer of the first RAM module are connected to the clock input of the first RAM module, the field recognition input is connected to the third input of the first group of inputs of the multiplexer of the first RAM module and to the inverter input of the first RAM module, the output of which is connected to the fourth input of the first group of inputs of the multiplexer of the first RAM module, the reset input of the first RAM module is connected to the third input of the second group of inputs of the multiplexer of the first RAM module, the input "Mode Control" of the first mo the muzzle of RAM is connected to the control input of the multiplexer of the first RAM module, and the fourth input of the second group of inputs of the multiplexer of the first RAM module is connected to a logical unit, the first output of the multiplexer of the first RAM module is connected to the clock input of the trigger of the first RAM module, the second output to the clock input of the address counter of the first RAM module, the third output is with the reset counter input of the address of the first RAM module and with the trigger reset input of the first RAM module, the fourth output is with the S-input of the trigger of the first RAM module, the first trigger output and the first RAM module is connected to the lowest bit of the address element RAM bus of the first RAM module, the second output is to the trigger data input of the first RAM module and to the second input of the second group of inputs of the multiplexer of the first RAM module, the outputs of the address counter bits of the first RAM module are connected to the inputs of the address group RAM element of the first RAM module, starting from the second input, the transfer output address counter of the first RAM module is connected to the "End of reading" output of the first RAM module, the data element of the RAM element of the first RAM module is connected to the input bus, and in outputs - with the output bus of the first RAM module, in the second RAM module, the first input of the first group of inputs of the multiplexer of the second RAM module is connected to a logic zero, the second input of the first group of inputs and the first input of the second group of inputs of the multiplexer of the second RAM module are connected to the clock input of the second RAM module, the field recognition input is connected to the third input of the first group of inputs of the multiplexer of the second RAM module and to the input of the inverter of the second RAM module, the output of which is connected to the fourth input of the first group of inputs of the multiplexer of the second RAM module, the reset input of the second RAM module is connected to the third input of the second group of inputs of the multiplexer of the second RAM module, the mode control input of the second RAM module is connected to the control input of the multiplexer of the second RAM module, and the fourth input of the second group of inputs of the multiplexer of the second RAM module is connected to logical unit, the first output of the multiplexer of the second RAM module is connected to the trigger input of the trigger of the second RAM module, the second output to the clock input of the address counter of the second RAM module, the third output to the input m reset the address counter of the second RAM module and with the trigger reset input of the second RAM module, the fourth output is the S-input of the trigger of the second RAM module, the first output of the trigger of the second RAM module is connected to the lowest bit of the address element bus of the RAM element of the second RAM module, the second output to the input trigger data of the second RAM module and with the second input of the second group of inputs of the multiplexer of the second RAM module, the outputs of the bits of the address counter of the second RAM module are connected to the inputs of the address group of the RAM element of the second RAM module, starting from the second input, output The transfer of the address counter of the second RAM module is connected to the "End of reading" output of the second RAM module, the data inputs of the RAM element of the second RAM module are connected to the input bus, and the data outputs of the RAM element of the second RAM module are connected to the output bus of the second RAM module. 2. Устройство по п.1, отличающееся тем, что селектор поля содержит одновибратор, D-триггер, Т-триггер, мультиплексор, вход запуска одновибратора является вторым входом селектора поля, счетные входы триггеров соединены с третьим входом селектора поля, выход одновибратора соединен с D-входом D-триггера, выход Т-триггера - с первым входом мультиплексора, выход Т-триггера соединен с вторым входом мультиплексора, вход управления мультиплексора соединен с первым входом селектора поля, а выход мультиплексора является выходом селектора поля. 2. The device according to claim 1, characterized in that the field selector contains a one-shot, D-flip-flop, T-flip-flop, multiplexer, the trigger input of the one-shot is the second input of the field selector, the counting inputs of the triggers are connected to the third input of the field selector, the output of the one-shot is connected to D-input of a D-flip-flop, the output of a T-flip-flop is connected to the first input of the multiplexer, the output of the T-flip-flop is connected to the second input of the multiplexer, the control input of the multiplexer is connected to the first input of the field selector, and the output of the multiplexer is the output of the field selector. 3. Устройство по п. 1, отличающееся тем, что схема выборки и хранения содержит аналоговый сумматор и n параллельных каналов устройств выборки и хранения составляющих основных цветов, входы тактирования которых объединены и являются входом тактирования схемы выборки и хранения. 3. The device according to claim 1, characterized in that the sampling and storage circuit contains an analog adder and n parallel channels of sampling and storing components of the primary colors, the clock inputs of which are combined and are the clock input of the sampling and storage circuit.
SU5057419 1992-07-31 1992-07-31 Device for recording static television pictures RU2054818C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU5057419 RU2054818C1 (en) 1992-07-31 1992-07-31 Device for recording static television pictures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU5057419 RU2054818C1 (en) 1992-07-31 1992-07-31 Device for recording static television pictures

Publications (1)

Publication Number Publication Date
RU2054818C1 true RU2054818C1 (en) 1996-02-20

Family

ID=21610948

Family Applications (1)

Application Number Title Priority Date Filing Date
SU5057419 RU2054818C1 (en) 1992-07-31 1992-07-31 Device for recording static television pictures

Country Status (1)

Country Link
RU (1) RU2054818C1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР N 1520474, кл. g 03G 17/00, 1989. *

Similar Documents

Publication Publication Date Title
US4443121A (en) Thermal printing apparatus with reference gray scale comparator
US4745485A (en) Picture display device
GB2051443A (en) Serial-parallel signal converter
KR870001840B1 (en) Printer device of television receiver
US4278974A (en) Driving system of display
RU2054818C1 (en) Device for recording static television pictures
EP0016457B1 (en) Crt hard copy apparatus
US5384581A (en) Image processing apparatus
GB2099656A (en) Improvements in or relating to display apparatuses and facsimile to video converters
US4908614A (en) Image data output apparatus
US4399468A (en) Printer
US5289310A (en) A frame line memory control circuit and method for controlling storage of video data of a video signal
US4500928A (en) Storage apparatus for video data
EP0553574B1 (en) Printing method and an apparatus therefor
US4855840A (en) Control circuit for video printer
JP2004514955A (en) Liquid crystal display imager and clock reduction method
SU1499331A1 (en) Device for displaying symbol information on video monitor screen
RU1833858C (en) Device for graph information output
SU1064293A1 (en) Device for displaying information
SU970438A1 (en) Data display device
US7249299B1 (en) Bidirectional horizontal scan circuit with sub-sampling and horizontal adding functions
JPH0685572B2 (en) Printing equipment
KR950008791Y1 (en) Vertical retrace line period setting circuit of printer
SU1662016A1 (en) Image reproduction device
KR100222065B1 (en) Process for expending a digital signal