RU2036555C1 - Frequency divider - Google Patents
Frequency divider Download PDFInfo
- Publication number
- RU2036555C1 RU2036555C1 SU4942350A RU2036555C1 RU 2036555 C1 RU2036555 C1 RU 2036555C1 SU 4942350 A SU4942350 A SU 4942350A RU 2036555 C1 RU2036555 C1 RU 2036555C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- category
- trigger
- coincidence
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления. The invention relates to a pulse technique and can be used in computing devices and control systems.
Известен делитель частоты [1] содержащий шину входной частоты, счетчик импульсов и дешифратор, входы которого соединены с соответствующими выходами счетчика импульсов, сумматор по модулю два, первый вход которого соединен с шиной входной частоты, второй вход с выходом дешифратора, а выход подключен к счетному входу счетчика импульсов. Known frequency divider [1] containing the input frequency bus, pulse counter and decoder, the inputs of which are connected to the corresponding outputs of the pulse counter, an adder modulo two, the first input of which is connected to the input frequency bus, the second input with the output of the decoder, and the output connected to the counting pulse counter input.
Указанный делитель частоты позволяет получать любой коэффициент деления в диапазоне от 2N-1 до 2N, где N число разрядов счетчика импульсов.The specified frequency divider allows you to get any division ratio in the range from 2 N-1 to 2 N , where N is the number of bits of the pulse counter.
Недостатком этого делителя частоты является низкая надежность функционирования, так как использование счетчика импульсов, работающего в позиционном двоичном коде, приводит к существенному искажению его содержимого. The disadvantage of this frequency divider is the low reliability of operation, since the use of a pulse counter operating in positional binary code leads to a significant distortion of its contents.
Недостатком данного делителя частоты является также невозможность получения коэффициентов деления менее 2N-1.The disadvantage of this frequency divider is also the inability to obtain division factors less than 2 N-1 .
Известен делитель частоты [2] содержащий N-разрядный регистр, состоящий из триггеров, блок запуска, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и блока анализа четности, включающий в себя соединенные последовательно (N-1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Соответствующие входы блока анализа четности соединены с прямыми выходами триггеров, начиная с второго N-разрядного регистра и с управляющей шиной устройства. Первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с прямым выходом триггера первого разряда N-разрядного регистра. Каждый разряд блока запуска содержит первый и второй элементы совпадения, первые входы которых, кроме первого разряда, соединены с выходом первого элемента совпадения предыдущего разряда. Первые входы элементов совпадения первого разряда соединены с шиной входной частоты. Выход первого элемента совпадения N-го разряда соединен с шиной выходной частоты. Выход второго элемента совпадения каждого разряда соединен со счетным входом триггера соответствующего разряда N-разрядного регистра. Прямой и инверсный выходы триггера каждого разряда N-разрядного регистра с второго по (N-1)-й соединены с вторыми входами соответственно второго и первого элементов совпадения последующего разряда блока запуска. Прямой и инверсный выходы блока анализа четности соединены с вторыми входами соответственно первого и второго элементов совпадения второго разряда блока запуска. Вторые входы первого и второго элементов совпадения первого разряда запуска соединены соответственно с инверсным и прямым выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом триггера второго разряда N-разрядного регистра. A known frequency divider [2] containing an N-bit register consisting of triggers, a trigger unit, an EXCLUSIVE OR element, and a parity analysis unit including (N-1) EXCLUSIVE OR elements connected in series. The corresponding inputs of the parity analysis unit are connected to the direct outputs of the triggers, starting from the second N-bit register and with the control bus of the device. The first input of the EXCLUSIVE OR element is connected to the direct output of the trigger of the first bit of the N-bit register. Each bit of the launch block contains the first and second coincidence elements, the first inputs of which, in addition to the first discharge, are connected to the output of the first coincidence element of the previous discharge. The first inputs of the matching elements of the first category are connected to the input frequency bus. The output of the first coincidence element of the Nth discharge is connected to the output frequency bus. The output of the second matching element of each bit is connected to the counting input of the trigger of the corresponding bit of the N-bit register. The direct and inverse trigger outputs of each bit of the N-bit register from the second to the (N-1) th are connected to the second inputs of the second and first matching elements of the subsequent discharge of the launch block, respectively. The direct and inverse outputs of the parity analysis block are connected to the second inputs of the first and second coincidence elements of the second bit of the launch block, respectively. The second inputs of the first and second coincidence elements of the first start bit are connected respectively to the inverse and direct outputs of the EXCLUSIVE OR element, the second input of which is connected to the direct output of the trigger of the second bit of the N-bit register.
Указанный делитель частоты позволяет получать любой коэффициент деления в диапазоне от 2N-1 до 2N.The specified frequency divider allows you to get any division ratio in the range from 2 N-1 to 2 N.
Недостатком данного делителя частоты является сложность, связанная с необходимостью использования двухступенчатых счетных триггеров, содержащих большое число логических элементов. The disadvantage of this frequency divider is the complexity associated with the need to use two-stage counting triggers containing a large number of logic elements.
Недостатком данного делителя частоты является также невозможность получения выходной частоты с коэффициентом деления, менее 2N-1.The disadvantage of this frequency divider is the inability to obtain an output frequency with a division ratio of less than 2 N-1 .
Наиболее близким к рассматриваемому устройству по технической сущности является делитель частоты в виде счетчика импульсов в коде Грея [3] содержащий управляющий D-триггер, в каждом разряде D-триггер и первый элемент совпадения, в каждом разряде, кроме последнего, второй элемент совпадения и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. В каждом разряде, кроме последнего, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с прямым выходом D-триггера данного разряда, тактовый вход которого соединен с выходом второго элемента совпадения данного разряда, D-вход с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ данного разряда, а инверсный выход с первым входом первого элемента совпадения последующего разряда, второй вход которого соединен с выходом первого элемента совпадения данного разряда. Первый вход второго элемента совпадения соединен с вторым входом первого элемента совпадения данного разряда. В каждом разряде, кроме двух последних, прямой выход D-триггера и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с вторым входом второго элемента совпадения и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда. Тактовый вход D-триггера последнего разряда соединен с инверсным выходом первого элемента совпадения предпоследнего разряда, прямой выход с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ предпоследнего разряда, а D-вход с выходом первого элемента совпадения данного разряда и выходной шиной. Прямой и инверсный выходы управляющего D-триггера соединены соответственно с вторым входом второго и первым входом первого элементов совпадения первого разряда, D-вход соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда, а тактовый вход с входной шиной и вторым входом первого элемента совпадения первого разряда. The closest to the device in question by technical nature is a frequency divider in the form of a pulse counter in the Gray code [3] containing a control D-trigger, in each category a D-trigger and the first coincidence element, in each category, except the last, the second coincidence element and element EXCLUSIVE OR. In each category, except the last, the first input of the EXCLUSIVE OR element is connected to the direct output of the D-trigger of this category, the clock input of which is connected to the output of the second coincidence element of this category, the D-input with the second input of the EXCLUSIVE OR element of this category, and the inverse output is the first input of the first matching element of the subsequent discharge, the second input of which is connected to the output of the first matching element of this discharge. The first input of the second matching element is connected to the second input of the first matching element of this category. In each category, except for the last two, the direct output of the D-trigger and the second input of the EXCLUSIVE OR element are connected respectively to the second input of the second coincidence element and the output of the EXCLUSIVE OR subsequent digit. The clock input of the D-trigger of the last discharge is connected to the inverse output of the first element of coincidence of the penultimate discharge, a direct output with the second input of the element EXCLUSIVE OR of the penultimate discharge, and the D-input with the output of the first element of coincidence of this category and the output bus. The direct and inverse outputs of the control D-flip-flop are connected respectively to the second input of the second and first input of the first coincidence elements of the first discharge, the D-input is connected to the output of the EXCLUSIVE OR element of the first discharge, and the clock input with the input bus and the second input of the first coincidence element of the first discharge.
Указанный счетчик импульсов может использоваться в качестве делителя частоты с коэффициентом деления 2N, где N число разрядов.The specified pulse counter can be used as a frequency divider with a division coefficient of 2 N , where N is the number of bits.
Недостатком данного устройства являются ограниченные функциональные возможности в связи с отсутствием возможности получения коэффициентов деления менее 2N.The disadvantage of this device is the limited functionality due to the lack of the ability to obtain division factors less than 2 N.
Цель изобретения расширение функциональных возможностей достигается путем обеспечения возможности задания любого целого коэффициента деления от 1 до 2N при сохранении работы счетчика в одновременном двоичном коде (коде Грея).The purpose of the invention the expansion of functionality is achieved by providing the ability to set any integer division factor from 1 to 2 N while maintaining the operation of the counter in a simultaneous binary code (Gray code).
Используемая в рассматриваемом устройстве совокупность признаков позволяет расширить функциональные возможности делителя частоты путем обеспечения возможности задания любого целого коэффициента деления от 1 до 2N при сохранении работы счетчика в однопеременном двоичном коде за счет соответствующей настройки дешифратора на заданный коэффициент деления и обеспечения переключения счетчика импульсов от состояния, соответствующего заданному коэффициенту деления, до переполнения во время паузы между счетными импульсами на повышенной частоте, формируемой управляемым генератором.The combination of features used in the device in question allows you to expand the functionality of the frequency divider by providing the ability to set any integer division factor from 1 to 2 N while maintaining the counter in a single-variable binary code due to the corresponding setting of the decoder to the given division coefficient and ensuring switching of the pulse counter from the state, corresponding to a given division ratio, before overflow during a pause between counting pulses at high frequency generated by the controlled oscillator.
На чертеже приведена электрическая функциональная схема трехразрядного делителя частоты с коэффициентом деления, равным 5. The drawing shows an electrical functional diagram of a three-digit frequency divider with a division ratio equal to 5.
Делитель частоты содержит управляющий D-триггер 1, в каждом разряде D-триггер 2-k, где k 1,2,3 номер разряда, и первый элемент 3-k совпадения, в каждом разряде, кроме последнего, второй элемент 4-k совпадения и элемент 5-k ИСКЛЮЧАЮЩЕЕ ИЛИ. Делитель содержит также управляемый генератор 6, дешифратр 7, входную шину 8, выходную шину 9. Управляемый генератор 6 содержит элемент 10 И-НЕ, элемент 11 ИЛИ-НЕ, инвертор 12, конденсатор 13, резистор 14 и дополнительный резистор 15. Дешифратор 7 содержит первый 16 и второй 17 элементы И-НЕ. The frequency divider contains a control D-flip-flop 1, in each category a D-flip-flop 2-k, where k is 1,2,3 the number of the category, and the first element 3-k matches, in each category, except the last, the second element 4-k matches and element 5-k EXCLUSIVE OR. The divider also contains a controlled oscillator 6, a decoder 7, an input bus 8, an output bus 9. The controlled generator 6 contains an AND-NOT element 10, an OR-NOT element 11, an inverter 12, a capacitor 13, a resistor 14, and an additional resistor 15. The decoder 7 contains the first 16 and second 17 elements AND NOT.
D-вход управляющего триггера 1 соединен с выходом элемента 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ, а тактовый вход с первыми входами элементов 3-1 и 4-1 совпадения, вторые входы которых соединены соответственно с инверсным и прямым выходами управляющего триггера 1. Инверсный выход элемента 4-1 совпадения соединен с тактовым входом триггера 2-1, D-вход которого соединен с выходом элемента 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входом элемента 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с прямым выходом триггера 2-1 и первым входом элемента 4-2 совпадения, второй вход которого соединен с прямым выходом элемента 3-1 совпадения и с вторым входом элемента 3-2 совпадения, первый вход которого соединен с инверсным выходом триггера 2-1. Инверсный выход элемента 4-2 совпадения соединен с тактовым входом триггера 2-2, D-вход которого соединен с инверсным выходом триггера 2-3 и с вторым входом элемента 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с прямым выходом триггера 2-2, инверсный выход которого соединен с первым входом элемента 3-3 совпадения, второй вход которого соединен с прямым выходом элемента 3-3 совпадения, инверсный выход которого соединен с тактовым входом триггера 2-3, D-вход которого подключен к инверсному выходу элемента 3-3 совпадения и к выходной шине 9. Информационный вход управляемого генератора 6 подключен к входной шине 8, выход к тактовому входу управляющего триггера 1, а управляющий вход к выходу дешифратора 7, информационные входы которого соединены с входной шиной 8, с выходами элементов 5-1 и 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ и с прямым выходом триггера 2-3 соответственно. The D-input of the control trigger 1 is connected to the output of the element 5-1 EXCLUSIVE OR, and the clock input with the first inputs of the elements 3-1 and 4-1 match, the second inputs of which are connected respectively to the inverse and direct outputs of the control trigger 1. Inverse output of the element 4 -1 matches is connected to the clock input of trigger 2-1, the D-input of which is connected to the output of element 5-2 EXCLUSIVE OR and the second input of element 5-1 EXCLUSIVE OR, the first input of which is connected to the direct output of trigger 2-1 and the first input of the element 4-2 matches, whose second input connected to the direct output of the coincidence element 3-1 and to the second input of the coincidence element 3-2, the first input of which is connected to the inverse output of the trigger 2-1. The inverse output of coincidence element 4-2 is connected to the clock input of trigger 2-2, the D-input of which is connected to the inverse output of trigger 2-3 and to the second input of element 5-2 EXCLUSIVE OR, the first input of which is connected to the direct output of trigger 2-2 whose inverse output is connected to the first input of the coincidence element 3-3, the second input of which is connected to the direct output of the coincidence element 3-3, whose inverse output is connected to the clock input of the trigger 2-3, the D-input of which is connected to the inverse output of the 3- element 3 matches to output bus 9. Information The input input of the controlled generator 6 is connected to the input bus 8, the output to the clock input of the control trigger 1, and the control input to the output of the decoder 7, the information inputs of which are connected to the input bus 8, with the outputs of elements 5-1 and 5-2 EXCLUSIVE OR and with direct trigger output 2-3, respectively.
Информационный вход управляемого генератора 6 соединен с первым входом элемента 10 И-НЕ, второй вход которого через последовательно соединенные резисторы 15 и 14 подключен к выходу инвертора 12, а через последовательно соединенные резистор 15 и конденсатор 13 к входу инвертора 12 и к выходу элемента 11 ИЛИ-НЕ, первый вход которого соединен с управляющим входом управляемого генератора 6, а второй вход с выходами элемента 10 И-НЕ и управляемого генератора 6. The information input of the controlled generator 6 is connected to the first input of the AND-NOT element 10, the second input of which is connected through the series-connected resistors 15 and 14 to the output of the inverter 12, and through the series-connected resistor 15 and the capacitor 13 to the input of the inverter 12 and to the output of the element 11 OR -NOT, the first input of which is connected to the control input of the controlled generator 6, and the second input with the outputs of the element 10 AND NOT and the controlled generator 6.
Выход дешифратора 7 соединен с выходом первого элемента 16 И-НЕ, входы которого соединены соответственно с входной шиной 8, прямым выходом триггера 2-3 и выходом второго элемента 17 И-НЕ, входы которого соединены с выходами соответственно элементов 5-1 и 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ. The output of the decoder 7 is connected to the output of the first element 16 AND-NOT, the inputs of which are connected respectively to the input bus 8, the direct output of the trigger 2-3 and the output of the second element 17 AND-NOT, the inputs of which are connected to the outputs of the elements 5-1 and 5-, respectively 2 EXCLUSIVE OR.
Триггеры 1, 2-1, 2-2, 2-3 выполнены на элементах ИЛИ-НЕ микросхем 564ЛЕ5 по известной схеме. Элементы 3-1, 3-2, 3-3, 4-1, 4-2 совпадения, элементы 10, 17 И-НЕ и инвертор 12 выполнены на микросхемах 564ЛА7, прямые выходы элементов совпадения организованы путем установки дополнительных инверторов. Элемент 16 И-НЕ выполнен на микросхеме 564ЛА9. Элементы 5-1 и 5-2 выполнены на микросхеме 564ЛП2. Элемент 11 ИЛИ-НЕ выполнен на микросхеме 564ЛЕ5. В качестве резистора 14 использован резистор С2-33Н-0,125-10 кОм±5% в качестве резистора 15 резистор С2-33Н-0,125-100 кОм ±5% в качестве конденсатора 13 конденсатор К10-17с-а-М750-510 пФ-В. Triggers 1, 2-1, 2-2, 2-3 are made on elements OR-NOT chips 564LE5 according to the known scheme. Matching elements 3-1, 3-2, 3-3, 4-1, 4-2, I-NOT elements 10, 17 and the inverter 12 are made on 564LA7 microcircuits, the direct outputs of the matching elements are organized by installing additional inverters. Element 16 AND NOT made on the 564LA9 chip. Elements 5-1 and 5-2 are made on the 564LP2 chip. Element 11 OR NOT implemented on the 564LE5 chip. As a resistor 14, a resistor C2-33H-0.125-10 kOhm ± 5% was used as a resistor 15; a resistor C2-33H-0.125-100 kOhm ± 5% as a capacitor 13 was a capacitor K10-17s-a-M750-510 pF-V .
Логические элементы 1,2,3,4,5,10,11, 12,16,17 могут быть выполнены на КМОП микросхемах других серий, например серий К561, 1526, 1564. В качестве резисторов 14 и 15 могут использоваться резисторы типа С2-23 и другие, в качестве конденсатора 13 конденсатор типа К10-47 и другие. Logic elements 1,2,3,4,5,10,11, 12,16,17 can be performed on CMOS chips of other series, for example, K561, 1526, 1564 series. As resistors 14 and 15, type C2- resistors can be used 23 and others, as a capacitor 13, a capacitor of the type K10-47 and others.
Делитель частоты работает следующим образом. The frequency divider operates as follows.
В исходном состоянии триггеры 2-1, 2-2, 2-3 находятся в состоянии логического "0", на выходах элементов 5-1 и 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ и на входной шине 8 присутствует уровень логической "1", на выходе элемента 17 И-НЕ и на прямом выходе триггера 2-3 уровень логического "0". Следовательно, элемент 16 И-НЕ дешифратора 7 находится в состоянии логической "1", на управляющем входе генератора 6 и на выходной шине 9 присутствует уровень логической "1". Элемент 11 ИЛИ-НЕ находится в состоянии логического "0", а инвертор 12 в состоянии логической "1". Уровень логической "1" с выхода инвертора 12 через резисторы 14 и 15 поступает на первый вход элемента 10 И-НЕ. Конденсатор 13 заряжен до напряжения источника питания с выхода инвертора 12. На выходе элемента 10 И-НЕ, на выходе генератора 6, на первых входах элементов совпадения 3-1 и 4-1 и на тактовом входе управляющего триггера 1 присутствует уровень логического "0". Триггер 1 установлен в состояние логической "1" уровнем логической "1", поступающим на его D-вход с выхода элемента 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ. При этом на втором входе элемента совпадения 3-1 присутствует уровень логического "0", а на втором входе элемента совпадения 4-1 уровень логической "1". In the initial state, triggers 2-1, 2-2, 2-3 are in the logical "0" state, at the outputs of the elements 5-1 and 5-2 EXCLUSIVE OR, and at the input bus 8 there is a logic level of "1", at the output of the element 17 NAND and on the direct trigger output 2-3 level of logical "0". Therefore, the element 16 AND-NOT decoder 7 is in the logical state "1", at the control input of the generator 6 and on the output bus 9 there is a level of logical "1". Element 11 OR is NOT in the logical "0" state, and the inverter 12 is in the logical "1" state. The logic level "1" from the output of the inverter 12 through the resistors 14 and 15 is supplied to the first input of the element 10 AND NOT. The capacitor 13 is charged to the voltage of the power source from the output of the inverter 12. At the output of the 10 AND-NOT element, at the output of the generator 6, at the first inputs of the matching elements 3-1 and 4-1 and at the clock input of the control trigger 1 there is a logic level of "0" . Trigger 1 is set to logical “1” by logic level “1”, received at its D-input from the output of element 5-1 EXCLUSIVE OR. At the same time, at the second input of coincidence element 3-1 there is a logic level of "0", and at the second input of coincidence element 4-1 there is a level of logical "1".
При поступлении на входную шину 8 первого счетного импульса в виде уровня логического "0" элемент 10 И-НЕ генератора 6 устанавливается в состояние логической "1". Уровень логической "1" с выхода генератора 6 поступает на тактовый вход управляющего триггера 1, запрещая его переключение сигналом на D-входе, и на первые входы элементов 3-1 и 4-1 совпадения, переводя элемент 4-1 совпадения в состояние логического "0" и разрешая переключение триггера 2-1 в состояние логической "1" сигналом, поступающим на его D-вход с выхода элемента 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ. После переключения триггера 2-1 элемент 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается в состояние логического "0", а элемент 17 И-НЕ в состояние логической "1". Состояние элемента 16 И-НЕ не изменяется. Счетный импульс заканчивается, на входной шине 8 устанавливается уровень логической "1", элемент 10 И-НЕ переходит в состояние логического "0" сигналом по D-входу. При этом на втором входе элемента совпадения 3-1 устанавливается уровень логической "1", а на втором входе элемента совпадения 4-1 уровень логического "0". Upon receipt of the first counting pulse on the input bus 8 in the form of a logic level of "0", the element 10 of the NAND generator 6 is set to the state of the logical "1". The logic level “1” from the output of the generator 6 goes to the clock input of the control trigger 1, prohibiting its switching by a signal at the D-input, and to the first inputs of the elements 3-1 and 4-1 of the match, putting the element 4-1 of the match in the logical state 0 "and allowing the trigger 2-1 to switch to the logical" 1 "state by the signal supplied to its D-input from the output of element 5-2 EXCLUSIVE OR. After the trigger 2-1 is switched, the element 5-1 EXCLUSIVE OR is set to the logical state "0", and the element 17 is AND NOT in the state of the logical "1". The state of item 16 is NOT changed. The counting pulse ends, the logic level “1” is set on the input bus 8, the element 10 AND-NOT switches to the logical “0” state by a signal at the D-input. In this case, at the second input of the coincidence element 3-1, the logical level is set to “1”, and at the second input of the coincidence element 4-1, the logical level is “0”.
Второй счетный импульс проходит через элементы 3-1 и 4-2 совпадения, вызывая переключение триггера 2-2 в состояние логической "1" сигналом, поступающим на его D-вход с инверсного выхода триггера 2-3. При этом на выходе элемента 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логического "0", а на выходе элемента 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ уровень логической "1". По окончании второго счетного импульса триггер 1 устанавливается в состояние логической "1". The second counting pulse passes through coincidence elements 3-1 and 4-2, causing trigger 2-2 to switch to the logical 1 state by a signal fed to its D input from trigger inverse output 2-3. At the same time, at the output of element 5-2 EXCLUSIVE OR, the logical level is set to “0”, and at the output of element 5-1, EXCLUSIVE OR the level is set to logical “1”. At the end of the second counting pulse, trigger 1 is set to logical "1".
Третий счетный импульс вызывает переключение триггера 2-1 в состояние логического "0". The third counting pulse causes the trigger 2-1 to switch to the logical "0" state.
Четвертый счетный импульс проходит через элементы 3-1 и 3-2 совпадения на тактовый вход триггера 2-3, вызывая его переключение в состояние логической "1" сигналом, поступающим на его D-вход с инверсного выхода элемента совпадения 3-3. При этом на выходах элементов 5-1 и 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логической "1". Элемент 17 И-НЕ устанавливается в состояние логического "0". The fourth counting pulse passes through the coincidence elements 3-1 and 3-2 to the clock input of trigger 2-3, causing it to switch to the logical “1” state by the signal supplied to its D-input from the inverse output of coincidence element 3-3. At the same time, at the outputs of elements 5-1 and 5-2 EXCLUSIVE OR, the logical level is set to "1". Element 17 AND is NOT set to logical "0".
Пятый счетный импульс вызывает переключение триггера 2-1 в состояние логической "1". На выходе элемента 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уpовень логического "0", элемент И-НЕ 17 устанавливается в состояние логической "1". Поэтому по окончании пятого счетного импульса, когда на входной шине 8 устанавливается уровень логической "1", элемент И-НЕ переходит в состояние логического "0". The fifth counting pulse causes the trigger 2-1 to switch to the logical "1" state. At the output of element 5-1, EXCLUSIVE OR, the logical level is set to “0”, the AND-NOT element 17 is set to the logical state “1”. Therefore, at the end of the fifth counting pulse, when the logical level “1” is set on the input bus 8, the NAND element switches to the logical “0” state.
Уровень логического "0" с выхода дешифратора 7 поступает на управляющий вход генератора 6 и далее на первый вход элемента 11 ИЛИ-НЕ, устанавливая его в состояние логической "1". Положительный перепад напряжения с выхода элемента 11 ИЛИ-НЕ через конденсатор 13 передается в точку соединения резисторов 14 и 15, устанавливая там напряжение, в два раза превышающее напряжение питания. Резистор 15 выполняет функцию защиты входа элемента 10 И-НЕ от повышенного напряжения совместно с диодом схемы защиты входа. Одновременно инвертор 12 устанавливается в состояние логического "0". The level of logical "0" from the output of the decoder 7 goes to the control input of the generator 6 and then to the first input of the element 11 OR NOT, setting it to the state of logical "1". The positive voltage drop from the output of the element 11 OR NOT through the capacitor 13 is transmitted to the connection point of the resistors 14 and 15, setting there a voltage that is twice the supply voltage. The resistor 15 performs the function of protecting the input of the element 10 AND-NOT from high voltage in conjunction with the diode of the input protection circuit. At the same time, the inverter 12 is set to a logical “0” state.
В момент окончания пятого счетного импульса на выходе элемента 10 И-НЕ, а следовательно, и на тактовом входе управляющего триггера 1 формируется уровень логического "0",разрешающий его переключение в состояние логического "0" по D-входу уровнем логического "0" с выхода элемента 5-1 ИСКЛЮЧАЮЩЕЕ ИЛИ. Одновременно происходит перезаряд конденсатора 13 управляемого генератора 6 через резистор 14 уровнем логического "0" с выхода инвертора 12 и уровнем логической "1" с выхода элемента 12 ИЛИ-НЕ. При этом напряжение на первом входе элемента 10 И-НЕ уменьшается. По достижении указанным напряжением порога срабатывания управляемый генератор 6 переключается. На выходе элемента 10 И-НЕ устанавливается уровень логической "1", который поступает на тактовый вход триггера 2-2 и вызывает его переключение в состояние логического "0". At the moment of the end of the fifth counting pulse, the output of element 10 is NAND, and consequently, at the clock input of the control trigger 1, a logic level of “0” is formed, allowing it to switch to a logic state of “0” via a D-input with a logic level of “0” with output element 5-1 EXCLUSIVE OR. At the same time, the capacitor 13 of the controlled generator 6 is recharged through the resistor 14 with the logic level “0” from the output of the inverter 12 and the logic level “1” from the output of the element 12 OR NOT. In this case, the voltage at the first input of the element 10 AND is NOT reduced. Upon reaching the specified voltage threshold, the controlled generator 6 is switched. At the output of element 10, the AND level is set to logical "1", which is fed to the clock input of trigger 2-2 and causes it to switch to the logical "0" state.
Одновременно происходит перезаряд конденсатора 13 уровнем логической "1" с выхода инвертора 12 и уровнем логического "0" с выхода элемента 11 ИЛИ-НЕ. Напpяжение на первом входе элемента 10 И-НЕ повышается. По достижении указанным напряжением порога срабатывания на выходе элемента 10 И-НЕ устанавливается уровень логического "0", который вызывает переключение триггера 1 в состояние логической "1". Поэтому следующий импульс генератора 6 вызывает переключение триггера 2-1 в состояние логического "0". В паузе управляющий триггер 1 переключается в состояние логического "0". Поэтому очередной импульс генератора 6 проходит через элементы 3-1, 3-2, 3-3 совпадения, а также на выходную шину 9, вызывая переключение триггера 2-3 в состояние логического "0". При этом на выходах элементов 5-1 и 5-2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логической "1" и элемент 17 И-НЕ переводится в состояние логического "0", а элемент 16 И-НЕ в состояние логической "1". At the same time, the capacitor 13 is recharged with the logic level “1” from the output of the inverter 12 and the logic level “0” from the output of the element 11 OR NOT. The voltage at the first input of element 10 is NOT increased. Upon reaching the specified threshold voltage at the output of the element 10 AND-NOT sets the logical level "0", which causes the trigger 1 to switch to the logical state "1". Therefore, the next pulse of the generator 6 causes the trigger 2-1 to switch to the logical "0" state. In a pause, the control trigger 1 switches to the logical "0" state. Therefore, the next pulse of the generator 6 passes through the elements 3-1, 3-2, 3-3 coincidence, as well as on the output bus 9, causing the switch trigger 2-3 in the state of logical "0". At the same time, at the outputs of elements 5-1 and 5-2, the EXCLUSIVE OR sets the logic level to “1” and the element 17 AND is NOT transferred to the state of the logic “0”, and element 16 is AND NOT to the state of the logical “1”.
Уровень логической "1" с выхода дешифратора 7 поступает на управляющий вход генератора 6, подтверждает состояние логического "0" элемента 11 ИЛИ-НЕ и состояние логической "1" инвертора 12 и запрещает дальнейшее их переключение. Конденсатор 13 перезаряжается, напряжение на первом входе элемента 10 И-НЕ возрастает. По достижении указанным напряжением порога срабатывания на выходе элемента 10 И-НЕ устанавливается уровень логического "0", триггер 1 переключается в состояние логической "1". The logical level “1” from the output of the decoder 7 goes to the control input of the generator 6, confirms the state of the logical “0” of the element 11 OR NOT and the state of the logical “1” of the inverter 12 and prohibits their further switching. The capacitor 13 is recharged, the voltage at the first input of the element 10 AND NOT increases. Upon reaching the specified threshold voltage at the output of the element 10 AND-NOT set the logical level "0", trigger 1 switches to the logical state "1".
Делитель частоты вернулся в исходное состояние. Шестой счетный импульс, поступающий на входную шину 8, начинает новый цикл работы. The frequency divider has returned to its original state. The sixth counting pulse arriving at the input bus 8, begins a new cycle of work.
Таким образом, описание работы подтверждает нормальное функционирование делителя частоты и расширение функциональных возможностей путем обеспечения возможности задания любого целочисленного коэффициента деления от 1 до 2N, где N число разрядов, при сохранении работы в однопеременном коде за счет соответствующей настройки дешифратора на заданный коэффициент деления и обеспечения переключения счетчика импульсов от состояния, соответствующего заданному коэффициенту деления, до переполнения во время паузы между счетными импульсами на повышенной частоте, формируемой управляемым генератором.Thus, the description of the work confirms the normal functioning of the frequency divider and the expansion of functionality by providing the ability to set any integer division factor from 1 to 2 N , where N is the number of digits, while maintaining the work in a single-variable code due to the corresponding setting of the decoder to the specified division coefficient and providing switching the pulse counter from the state corresponding to the given division factor to overflow during a pause between the counting pulses by increased frequency generated by the controlled generator.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU4942350 RU2036555C1 (en) | 1991-06-05 | 1991-06-05 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU4942350 RU2036555C1 (en) | 1991-06-05 | 1991-06-05 | Frequency divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2036555C1 true RU2036555C1 (en) | 1995-05-27 |
Family
ID=21577705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU4942350 RU2036555C1 (en) | 1991-06-05 | 1991-06-05 | Frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2036555C1 (en) |
-
1991
- 1991-06-05 RU SU4942350 patent/RU2036555C1/en active
Non-Patent Citations (3)
| Title |
|---|
| 1. Авторское свидетельство СССР N 1082285, кл. H 03K 23/00, 1982. * |
| 2. Авторское свидетельство СССР N 1162368, кл. H 03K 23/00, 1983. * |
| 3. Авторское свидетельство СССР N 1101159, кл. H03K 23/40, 1982. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3142657B2 (en) | Semiconductor chip circuit with reduced internal clock skew | |
| US6107841A (en) | Synchronous clock switching circuit for multiple asynchronous clock source | |
| US3740660A (en) | Multiple phase clock generator circuit with control circuit | |
| RU2036555C1 (en) | Frequency divider | |
| JPS6253968B2 (en) | ||
| JPH1198007A (en) | Frequency divider | |
| US3182204A (en) | Tunnel diode logic circuit | |
| US3461404A (en) | Disconnectable pulse generator | |
| RU2106057C1 (en) | Gear delaying signals | |
| RU2037958C1 (en) | Frequency divider | |
| SU1730713A1 (en) | Digital frequency discriminator | |
| RU2036556C1 (en) | Ring counter | |
| RU2210181C2 (en) | Facility to delay signals | |
| SU1128251A1 (en) | Device for comparing binary numbers | |
| RU1772898C (en) | Pulse generator incorporating redundancy provision | |
| KR920003035Y1 (en) | Output circuit to produce twice as much a amplitude as input | |
| SU1615703A1 (en) | Series one-digit binary adder | |
| RU2036550C1 (en) | Pulse shaper | |
| RU2079206C1 (en) | Pulse sequence generator | |
| SU1448409A1 (en) | Decimal counter with natural counting order | |
| SU1320899A1 (en) | Frequency divider with variable division ratio | |
| RU2110146C1 (en) | Gray-code pulse counter | |
| SU1647881A2 (en) | Digital pulse-width modulator | |
| RU1409099C (en) | Tuned generator of pulses in leading and trailing edges of input signal | |
| SU1444931A2 (en) | Pulser |