RU203342U1 - Малогабаритный информационно-стабильный R-S триггер - Google Patents
Малогабаритный информационно-стабильный R-S триггер Download PDFInfo
- Publication number
- RU203342U1 RU203342U1 RU2020140588U RU2020140588U RU203342U1 RU 203342 U1 RU203342 U1 RU 203342U1 RU 2020140588 U RU2020140588 U RU 2020140588U RU 2020140588 U RU2020140588 U RU 2020140588U RU 203342 U1 RU203342 U1 RU 203342U1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- diode
- logic element
- inverse
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
Полезная модель предназначена для использования в устройствах памяти, центральных процессорах и счетчиках. Устройство содержит два логических элемента, в качестве одного из которых использован логический элемент ИЛИ-НЕ, вход R (Reset) и вход S (Set), выходы прямой Q и инверсныйВыход логического элемента ИЛИ-НЕ соединен с инверсным выходомВ качестве другого логического элемента устройство содержит двухвходовой логический элемент И, один из входов которого является инверсным. Вход R (Reset) соединен с инверсным входом логического элемента И. Вход S (Set) соединен с анодом первого диода диодного коммутатора, катод которого соединен с узлом, связанным со вторым входом логического элемента И и с катодом второго диода диодного коммутатора. Выход логического элемента И соединен с прямым выходом Q и с анодом второго диода диодного коммутатора, а также со входом логического элемента ИЛИ-НЕ. Устройство позволяет обеспечить четкую работу в режимах памяти, запрета и единичной установки.
Description
Предлагаемая полезная модель относится к импульсной технике, а именно к логическим устройствам, и может быть использована в устройствах памяти, центральных процессорах и счетчиках.
Известен трехполюсный рубильник, содержащий дугогасительную камеру, центральный рычажный привод, вход Р и выход Q. Ножи трех полюсов соединены изоляционным валиком, на который действует тяга рычажного привода. При замыкании Р на выходе Q формируется единица, при размыкании Р на выходе Q формируется ноль (Чунихин А.А. Электрические аппараты : общий курс : учебник для энергетических и электротехнических институтов и факультетов / А.А. Чунихин. - Изд. 2-е, перераб. и доп. - Москва: Энергия, 1975. - Стр. 445, рис, 16-2).
Однако описанное устройство имеет следующие недостатки: один выход, отсутствие памяти, габариты, ручное управление.
Наиболее близким по технической сущности к заявленному устройству (прототипом) является RS-триггер, содержащий два логических элемента ИЛИ-НЕ, вход R (Reset) и вход S (Set), выходы прямой Q и инверсный 
Вход R (Reset-запрет) соединен с первым входом первого логического элемента ИЛИ-НЕ. Выход первого логического элемента ИЛИ-НЕ соединен с выходом Q и с первым входом второго логического элемента ИЛИ-НЕ. Вход S (Set-установка) соединен со вторым входом второго логического элемента ИЛИ-НЕ. Выход второго логического элемента ИЛИ-НЕ соединен с инверсным выходом 
и со вторым входом первого логического элемента ИЛИ-НЕ (Электронные промышленные устройства : учебник для студентов вузов : специальность : промышленная электроника / В.И. Васильев, Ю.М. Гусев, В.Н. Миронов [и др.] - Москва : Высш. Шк., 1988. - Стр. 98, рис. 2.21, а).
В качестве недостатка описанного устройства можно отметить отсутствие возможности четкой работы в режимах памяти и запрета, во-первых, вследствие неопределенности значений выходных сигналов на выходах прямом Q и инверсном 
при одновременном низком или нулевом уровне входных сигналов на входы S и R в режиме памяти, во-вторых, вследствие нечеткости работы при одновременном высоком уровне входных сигналов на входе S и входе R в режиме запрет, тогда на выходах прямом Q и инверсном 
одновременно ноль сигнала.
Техническая проблема, решение которой обеспечивается при осуществлении полезной модели, заключается в создании малогабаритного информационно-стабильного R-S триггера, способного четко работать в режимах памяти и запрета.
Решение данной проблемы достигается тем, что R-S триггер, содержащее два логических элемента, в качестве одного из которых использован логический элемент ИЛИ-НЕ, вход R (Reset) и вход S(Set), выходы прямой Q и инверсный 
причем выход логического элемента ИЛИ-НЕ соединен с инверсным выходом 
согласно полезной модели содержит в качестве другого логического элемента двухвходовой логический элемент И, один из входов которого является инверсным. Вход R (Reset) соединен с инверсным входом логического элемента И. Вход S (Set) соединен с анодом первого диода диодного коммутатора, катод которого соединен с узлом, связанным со вторым входом логического элемента И и с катодом второго диода диодного коммутатора. При этом выход логического элемента И соединен с прямым выходом Q и с анодом второго диода диодного коммутатора, а так же со входом логического элемента ИЛИ-НЕ.
Четкость в работе малогабаритного информационно-стабильного R-S триггера в режимах памяти и запрета обеспечивается использованием в обратной связи диодного коммутатора между выходом и прямым входом логического элемента И.
Предлагаемая полезная модель поясняется таблицей, в которой представлены режимы работы малогабаритного информационно-стабильного R-S триггера, и чертежом, где на фиг. 1 приведена поэлементная схема малогабаритного информационно-стабильного R-S триггера, а на фиг. 2 - тактовая диаграмма работы устройства по фиг. 1
Кроме того, на чертеже используются следующие обозначения:
- R - вход триггера;
- S - вход триггера;
- Q - выход триггера;
- 
- выход триггера;
- ЛЭ1 - логический элемент И;
- ЛЭ2 - логический элемент ИЛИ-НЕ;
- D1, D2 - диоды диодного коммутатора;
- t1 - t6 - моменты времени.
Малогабаритный информационно-стабильный R-S триггер содержит вход 1(R) (Reset) соединенный с инверсным входом 2 двухвходового логического элемента 3(ЛЭ1) И. Вход 4(S) (Set) соединен с анодом первого диода 5(D1) диодного коммутатора. Катод первого диода 5(D1) диодного коммутатора соединен с узлом 6, связанным со вторым входом 7 двухвходового логического элемента 3(ЛЭ1) И и с катодом второго диода 8 (D2) диодного коммутатора. Выход 9 логического элемента 3(ЛЭ1) И через узел 10 соединен с прямым выходом триггера (Q), с анодом второго диода 8 (D2) диодного коммутатора и со входом 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ. Выход 13 которого соединен с инверсным выходом 
Так как устройство является элементом памяти, то рассматриваются все режимы работы в соответствии с приведенной таблицей.
В первый момент времени t1 (таблица №1 и фиг 2) на вход 1(R) (Reset) подается единичный сигнал, который поступает на инверсный вход 2 логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее единичный сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 нулевой сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера 
Таким образом, на выходе Q=0, 
(запрет).
Во второй момент времени t2 на вход 1(R) (Reset) продолжает поступать единичный сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается нулевой сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее нулевой сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 первого логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 нулевой сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера 
Таким образом, на выходе Q=0, 
(запрет).
В третий момент времени t3 на вход 1(R) (Reset) подается нулевой сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее единичный сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 первого логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 единичный сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ нулевой сигнал поступает на инверсный выход триггера 
Таким образом, на выходе Q=1 
(установка).
В четвертый момент времени 14 на вход 1(R) (Reset) продолжает поступать нулевой сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора. Однако с выхода второго диода 11 (D2) через узел 6 на вход 2 логического элемента 3(ЛЭ1) И поступает единица, поэтому на входе 9 логического элемента 3(ЛЭ1) И остается единица (память), которая через узел 10 поступает на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ нулевой сигнал поступает на инверсный выход триггера 
Таким образом, на выходе Q=1 
(режим памяти).
В пятый момент времени t5 на вход 1(R) (Reset) подается единичный сигнал, который поступает на инверсный вход 2 логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее единичный сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 нулевой сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера 
Таким образом, на выходе Q=0 
(запрет)
В шестой момент времени t6 на вход 1(R) (Reset) подается нулевой сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается нулевой сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, Однако с выхода второго диода 11 (D2) через узел 6 на вход 2 логического элемента 3(ЛЭ1) И поступает ноль, поэтому на входе 9 логического элемента 3(ЛЭ1) И остается ноль (память), нулевой сигнал через узел 10 подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера 
Таким образом, на выходе Q=0 
(режим памяти).
Следовательно, предполагаемое устройство четко работает в режимах памяти, запрета и единичной установки.
Claims (1)
- R-S триггер, содержащий два логических элемента, в качестве одного из которых использован логический элемент ИЛИ-НЕ, вход R (Reset) и вход S (Set), выходы прямой Q и инверсныйпричем выход логического элемента ИЛИ-НЕ соединен с инверсным выходом
отличающийся тем, что он содержит в качестве другого логического элемента двухвходовой логический элемент И, один из входов которого является инверсным, вход R (Reset) соединен с инверсным входом логического элемента И, вход S (Set) соединен с анодом первого диода диодного коммутатора, катод которого соединен с узлом, связанным со вторым входом логического элемента И и с катодом второго диода диодного коммутатора, при этом выход логического элемента И соединен с прямым выходом Q и с анодом второго диода диодного коммутатора, а также со входом логического элемента ИЛИ-НЕ.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020140588U RU203342U1 (ru) | 2020-12-08 | 2020-12-08 | Малогабаритный информационно-стабильный R-S триггер |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020140588U RU203342U1 (ru) | 2020-12-08 | 2020-12-08 | Малогабаритный информационно-стабильный R-S триггер |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU203342U1 true RU203342U1 (ru) | 2021-04-01 |
Family
ID=75356160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2020140588U RU203342U1 (ru) | 2020-12-08 | 2020-12-08 | Малогабаритный информационно-стабильный R-S триггер |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU203342U1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2813798C1 (ru) * | 2023-01-10 | 2024-02-16 | федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ) | Силовой RS-триггер |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1727196A1 (ru) * | 1990-01-08 | 1992-04-15 | Научно-производственное объединение по автоматизации горнорудных, металлургических предприятий и энергетических объектов черной металлургии "Днепрчерметавтоматика" | RS-триггер |
| US8232825B2 (en) * | 2009-07-01 | 2012-07-31 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed RS-trigger with the enhanced noise immunity |
| RU2604682C1 (ru) * | 2015-09-14 | 2016-12-10 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Rs-триггер |
| RU2615069C1 (ru) * | 2015-12-22 | 2017-04-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Rs-триггер |
| CN109743040A (zh) * | 2019-01-03 | 2019-05-10 | 上海科世达-华阳汽车电器有限公司 | 一种rs触发器以及控制器 |
-
2020
- 2020-12-08 RU RU2020140588U patent/RU203342U1/ru active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1727196A1 (ru) * | 1990-01-08 | 1992-04-15 | Научно-производственное объединение по автоматизации горнорудных, металлургических предприятий и энергетических объектов черной металлургии "Днепрчерметавтоматика" | RS-триггер |
| US8232825B2 (en) * | 2009-07-01 | 2012-07-31 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed RS-trigger with the enhanced noise immunity |
| RU2604682C1 (ru) * | 2015-09-14 | 2016-12-10 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Rs-триггер |
| RU2615069C1 (ru) * | 2015-12-22 | 2017-04-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Rs-триггер |
| CN109743040A (zh) * | 2019-01-03 | 2019-05-10 | 上海科世达-华阳汽车电器有限公司 | 一种rs触发器以及控制器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2813798C1 (ru) * | 2023-01-10 | 2024-02-16 | федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ) | Силовой RS-триггер |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102708816B (zh) | 移位寄存器、栅极驱动装置和显示装置 | |
| CN107332542B (zh) | 一种大电流脉冲信号源 | |
| US9704451B1 (en) | Shift register cell, shift register, gate driving circuit and display device | |
| RU203342U1 (ru) | Малогабаритный информационно-стабильный R-S триггер | |
| Cooke | Functional differential equations close to differential equations | |
| GB929525A (en) | A binary circuit or scaler | |
| RU2362267C1 (ru) | Самосинхронный однотактный d-триггер с низким активным уровнем сигнала управления | |
| CN204376867U (zh) | 低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器 | |
| RU2007141583A (ru) | Самосинхронный однотактный d-триггер с высоким активным уровнем сигнала управления | |
| JPS5561144A (en) | Logic circuit | |
| GB1112201A (en) | High speed,low dissipation logic gates | |
| GB1101723A (en) | Improvements in or relating to correlation circuits | |
| CN215377100U (zh) | 一种程控精密电阻箱 | |
| CN217692771U (zh) | 单向导通装置及太阳能储能装置 | |
| CN219678436U (zh) | 一种电平翻转电路 | |
| RU48072U1 (ru) | Формирователь команды управления | |
| JPS54114056A (en) | Ternary logic circuit | |
| UA129973U (uk) | Формувач двофазної послідовності імпульсів з перенастроюваними часовими параметрами | |
| SU1510073A1 (ru) | Г-триггер | |
| SU507945A1 (ru) | Многостабильна пересчетна схема | |
| SU550714A1 (ru) | Устройство токовой защиты | |
| Chung et al. | Analysis of Positive Logic and Negate Logic in 1bit adder and 4 bit adder 74LS283 | |
| SU805498A1 (ru) | Делитель частоты | |
| Kale et al. | Design & implementation of digital to digital converter comprising binary logic to ternary logic | |
| RU2010111294A (ru) | Комбинированный г-триггер с единичным спейсером |