RU2024969C1

RU2024969C1 - Redundancy storage device

Info

Publication number: RU2024969C1
Authority: RU
Inventors: Ю.В. Панюшкин; В.М. Бебчук; А.Н. Козлов; В.А. Панюшкин
Original assignee: Панюшкин Юрий Владимирович; Бебчук Виктор Михайлович; Козлов Анатолий Николаевич; Панюшкин Владимир Алексеевич
Priority date: 1990-10-09
Filing date: 1990-10-09
Publication date: 1994-12-15

Abstract

FIELD: storage devices. SUBSTANCE: device has accumulator 1, check register 2, error signal shaper 3, adder 4, first and second OR gates, AND gate 7, first 8, second 9, third 10, fourth 11, fifth 12 delay elements, first 13, second 14, third 15 registers, first 16, second 17, third 18, fourth 19 groups of AND gates, first 20 and second 21 groups of OR gates. EFFECT: enhanced reliability and widened application range. 2 dwg

Description

Изобретение относится к запоминающим устройствам, в которых для повышения надежности используется мажоритарное резервирование на уровне микросхем памяти. The invention relates to storage devices in which, to increase reliability, majority backup is used at the level of memory chips.

Известно запоминающее устройство с самоконтролем, содержащее накопитель, регистр адреса, регистр числа, блок контроля на четность, формирователь сигналов ошибки, контрольный регистр, первый триггер, первый элемент ИЛИ, первый и второй элементы задержки, причем формирователь ошибки содержит элементы НЕ-ИЛИ, И, НЕ-И, НЕ, второй элемент ИЛИ, второй триггер, третий элемент задержки [1]. A memory device with self-control is known, comprising a drive, an address register, a number register, a parity block, an error conditioner, a control register, a first trigger, a first OR element, a first and second delay elements, wherein the error generator contains a non-OR, AND , NAND, NOT, the second OR element, the second trigger, the third delay element [1].

Недостатком этого устройства является низкая надежность. The disadvantage of this device is its low reliability.

Известно также запоминающее устройство с самоконтролем, содержащее регистр адреса, накопитель, контрольный регистр, формирователь ошибки, элемент ИЛИ, первый, второй, третий и четвертый элементы задержки, счетчик старших разрядов кода адреса, элемент И, причем формирователь сигнала ошибки содержит группу инверторов, элемент ИЛИ, первый и второй элементы И, первый и второй элементы задержки, инвертор и триггер [2]. A memory device with self-control is also known, comprising an address register, a drive, a control register, an error conditioner, an OR element, first, second, third and fourth delay elements, a high-order counter of an address code, an AND element, wherein the error signal conditioner contains a group of inverters, an element OR, first and second elements AND, first and second delay elements, inverter and trigger [2].

Недостатком этого устройства является низкая информационная емкость накопителя. The disadvantage of this device is the low information capacity of the drive.

Наиболее близким по технической сущности решением является запоминающее устройство с резервированием, содержащее накопитель, контрольный регистр, формирователь сигнала ошибки, сумматор, первый и второй элементы ИЛИ, элемент И, пять элементов задержки, умножитель на три, счетчик-регистр, вход обращения, адресные входы, информационные выходы, выходы неисправных разрядов, выход разрешения считывания и выход ошибки. The closest in technical essence solution is a redundant memory device containing a drive, a control register, an error signal generator, an adder, the first and second OR elements, an AND element, five delay elements, a three multiplier, a counter-register, a reference input, address inputs , information outputs, outputs of faulty bits, read permission output and error output.

Технические средства прототипа ориентированы на накопитель, состоящий из БИС оперативной или постоянной памяти, количество адресов в котором в три раза превышает необходимое для работы вычислительного устройства, причем в каждых трех соседних адресах, начиная с адреса, кратного трем, информация одинакова. The technical means of the prototype are focused on a drive consisting of LSI RAM or read-only memory, the number of addresses in which is three times higher than that required for the operation of a computing device, and in every three adjacent addresses, starting from an address multiple of three, the information is the same.

Однако при этом затруднено использование мажоритарного резервирования на уровне микросхем памяти, так как вся избыточная информация оказывается записанной в одной области одной микросхемы памяти и при отказе микросхемы или ее области приводит к отказу всего устройства. Следовательно прототип имеет низкую надежность и ограничение возможности мажоритарного резервирования на уровне микросхем памяти. However, it is difficult to use majority redundancy at the level of memory microcircuits, since all redundant information is recorded in one area of one memory microcircuit, and in case of failure of the microcircuit or its area, the entire device fails. Therefore, the prototype has low reliability and limitation of the possibility of majority backup at the level of memory chips.

Целью изобретения является повышение надежности и расширение области применения устройства. The aim of the invention is to increase reliability and expand the scope of the device.

Цель достигается тем, что в запоминающее устройство с резервиpованием, содержащее накопитель, контрольный регистр, формирователь сигнала ошибки, сумматор, первый и второй элементы ИЛИ, элемент И, с первого по пятый элементы задержки, причем выходы накопителя соединены со счетными входами контрольного регистра, выходы первой группы которого являются информационными выходами устройства, выходами неисправных разрядов которого являются выходы второй группы контрольного регистра, которые соединены с соответствующими информационными входами формирователя сигнала ошибки, первый и второй выходы которого являются соответственно выходом разрешения считывания и выходом ошибки устройства, первый и второй синхровходы формирователя сигнала ошибки соединены соответственно с выходами второго элемента задержки и элемента И, первый и второй входы которого подключены соответственно к второму выходу формирователя сигнала ошибки и к выходу четвертого элемента задержки, вход которого соединен с выходом первого элемента задержки, входом второго элемента задержки и с первым входом первого элемента ИЛИ, второй вход и выход которого подключены соответственно к выходу элемента И и первому входу второго элемента ИЛИ, второй вход которого соединен с входом первого элемента задержки и выходом пятого элемента задержки, вход которого, вход сброса контрольного регистра и вход сброса формирователя сигнала ошибки объединены и являются входом обращения устройства, выход второго элемента ИЛИ соединен с входом третьего элемента задержки, выход которого подключен к входу выборки накопителя, введены первый, второй и третий регистры, с первого по четвертый блоки элементов И, первый и второй блоки элементов ИЛИ, причем выходы первого регистра подключены к соответствующим адресным входам накопителя, информационные входы второго и третьего регистров являются соответственно адресными входами первой и второй групп устройства, выходы второго и третьего регистров подключены к входам групп соответственно первого и второго блоков элементов И, выходы которых соединены соответственно с входами первой и второй групп первого блока элементов ИЛИ, выходы которого подключены к соответствующим входам первой группы сумматора, входы второй группы которого и входы группы четвертого блока элементов И соответственно объединены и являются адресными входами третьей группы устройства, входы первого и четвертого блоков элементов И объединены и подключены к выходу пятого элемента задержки, к входу которого подключены вход установки нуля первого регистра и вход установки нуля сумматора, выходы которого подключены к соответствующим входам группы третьего блока элементов И, вход которого соединен с выходом первого элемента ИЛИ, выходы третьего и четвертого блоков элементов И соединены соответственно с входами первой и второй групп второго блока элементов ИЛИ, выходы которого подключены к соответствующим информационным входам первого регистра. The goal is achieved by the fact that in the backup memory device containing the drive, the control register, the error conditioner, the adder, the first and second elements OR, the element And, the first to fifth delay elements, the drive outputs being connected to the counting inputs of the control register, the outputs the first group of which are the information outputs of the device, the outputs of the faulty bits of which are the outputs of the second group of the control register, which are connected to the corresponding information input the error signal driver, the first and second outputs of which are respectively the read permission output and the device error output, the first and second clock inputs of the error signal generator are connected respectively to the outputs of the second delay element and the I element, the first and second inputs of which are connected respectively to the second output of the signal generator errors to the output of the fourth delay element, the input of which is connected to the output of the first delay element, the input of the second delay element and the first input the first OR element, the second input and output of which are connected respectively to the output of the AND element and the first input of the second OR element, the second input of which is connected to the input of the first delay element and the output of the fifth delay element, whose input is the reset register input and the reset input of the error signal conditioner are combined and are the input of the device’s circulation, the output of the second OR element is connected to the input of the third delay element, the output of which is connected to the drive sample input, the first, second and third registers are introduced first, fourth blocks of AND elements, first and second blocks of OR elements, with the outputs of the first register connected to the corresponding address inputs of the drive, the information inputs of the second and third registers are respectively the address inputs of the first and second groups of the device, the outputs of the second and third registers are connected to the inputs of the groups of the first and second blocks of AND elements, respectively, whose outputs are connected respectively to the inputs of the first and second groups of the first block of OR elements, the outputs of which are connected s to the corresponding inputs of the first group of the adder, the inputs of the second group of which and the inputs of the group of the fourth block of AND elements are respectively combined and are address inputs of the third group of the device, the inputs of the first and fourth blocks of AND elements are combined and connected to the output of the fifth delay element, to the input of which the input is connected the zero register of the first register and the zero input of the adder, the outputs of which are connected to the corresponding inputs of the group of the third block of AND elements, the input of which is connected to the output of the first e OR element, the outputs of the third and fourth blocks of AND elements are connected respectively to the inputs of the first and second groups of the second block of OR elements, the outputs of which are connected to the corresponding information inputs of the first register.

Сущность изобретения заключается в повышении надежности и расширении области применения устройства путем введения новой дисциплины обращения к запоминающему устройству. The essence of the invention is to increase the reliability and expand the scope of the device by introducing a new discipline of accessing the storage device.

Суть новой дисциплины состоит:
а) в предварительной записи в любые три области накопителя одинаковой информации и записи во второй и третий регистры смещений начальных адресов второй и третьей областей памяти, причем в качестве первой области памяти может быть использована любая из трех областей, хранящих одинаковую информацию.The essence of the new discipline is:
a) in preliminary recording in any three areas of the drive of the same information and recording in the second and third registers of offsets of the starting addresses of the second and third areas of memory, any of the three areas storing the same information can be used as the first memory area.

б) в последовательном считывании и сравнении считанной информации из первой и второй областей памяти, используя для формирования адреса второго операнда смещения, хранящееся во втором регистре, причем смещение может быть и отрицательной величиной;
в) в считывании при несовпадении первого и второго операндов, третьего операнда из третьей области памяти, используя смещение, хранящееся в третьем регистре, и которое также может быть отрицательной величиной.b) in sequentially reading and comparing the read information from the first and second memory areas, using the offset stored in the second register to form the address of the second operand, the offset can also be a negative value;
c) in reading, when the first and second operands do not match, the third operand from the third memory area, using the offset stored in the third register, and which can also be a negative value.

Введение первого регистра, второго блока элементов ИЛИ, третьего и четвертого блоков элементов И и соответствующих им связей обеспечивает формирование на адресном входе накопителя адреса операнд в первой, второй или третьей области памяти. The introduction of the first register, the second block of OR elements, the third and fourth blocks of AND elements, and their corresponding relationships ensures the formation of the operand in the first, second or third memory area at the address input of the drive.

Введение второго и третьего регистров, первого и второго блоков элементов И, первого блока элементов ИЛИ и соответствующих им связей обеспечивает прием, хранение и выдачу кодов смещения начальных адресов второй и третьей областей памяти накопителя соответственно относительно начального адреса первой области памяти. The introduction of the second and third registers, the first and second blocks of AND elements, the first block of OR elements and their associated connections provides reception, storage and issuance of offset codes for the starting addresses of the second and third areas of the drive memory, respectively, relative to the starting address of the first memory area.

Введение новых связей сумматора обеспечивает формирование на его выходе номера ячейки во второй или третьей области памяти накопителя, в которых хранится информация, одинаковая с информацией в ячейке первой области памяти, к которой производится обращение по первой группе адресных входов. The introduction of new connections of the adder ensures the formation at its output of the cell number in the second or third region of the memory of the drive, which stores information identical to the information in the cell of the first region of memory, which is accessed by the first group of address inputs.

Введение второй и третьей групп адресных входов обеспечивает запись соответственно во второй и третий регистры начальных адресов второй и третьей областей памяти. The introduction of the second and third groups of address inputs provides a record, respectively, in the second and third registers of the starting addresses of the second and third memory areas.

На фиг.1 изображена функциональная схема запоминающего устройства с резервированием; на фиг.2 - временные диаграммы работы устройства. Figure 1 shows a functional diagram of a storage device with redundancy; figure 2 - timing diagrams of the operation of the device.

Устройство содержит накопитель 1, контрольный регистр 2, формирователь сигнала ошибки 3, сумматор 4, первый 5 и второй 6 элементы ИЛИ, элемент И 7, первый 8, второй 9, третий 10, четвертый 11, пятый 12 элементы задержки, три регистра 13, 14, 15, четыре блока элементов И 16, 17, 18, 19, первый 20 и второй 21 блоки элементов ИЛИ, три группы адресных входов 22, 23, 24, информационные входы 25, вход 26 обращения, выход 27 разрешения считывания, выход 28 ошибки, выходы 29 неисправных разрядов. The device contains a drive 1, a control register 2, an error signal conditioner 3, an adder 4, a first 5 and a second 6 OR elements, an AND 7 element, a first 8, a second 9, a third 10, a fourth 11, a fifth 12 delay elements, three registers 13, 14, 15, four blocks of AND elements 16, 17, 18, 19, first 20 and second 21 blocks of OR elements, three groups of address inputs 22, 23, 24, information inputs 25, input 26 access, output 27 read permissions, output 28 errors, outputs 29 faulty bits.

Формирователь сигнала ошибки 3 содержит группу инверторов 30, первый 31 элемент И, элемент ИЛИ 32, инвертор 33, второй 34 элемент И, шестой 35 элемент задержки, триггер 36, седьмой 37 элемент задержки. Накопитель 1 имеет информационную емкость, в три раза превышающую требуемую для решения задач системы. The error signal generator 3 comprises a group of inverters 30, a first 31 AND element, an OR element 32, an inverter 33, a second 34 AND element, a sixth 35 delay element, a trigger 36, and a seventh 37 delay element. Drive 1 has an information capacity that is three times higher than that required for solving system tasks.

Выходы накопителя 1 соединены со счетными входами контрольного регистра 2, выходы первой группы которого являются информационными выходами 25 устройства, выходами 29 неисправных разрядов которого являются выходы второй группы контрольного регистра 2, которые соединены с соответствующими информационными входами формирователя сигнала ошибки 3, первый и второй выходы которого являются соответственно выходом 27 разрешения считывания и выходом 28 ошибки устройства. Первый и второй синхровходы формирователя сигнала ошибки 3 соединены соответственно с выходами второго элемента задержки 9 и элемента И 7, первый и второй входы которого подключены соответственно к второму выходу формирователя сигнала ошибки 3 и к выходу четвертого элемента задержки 11, вход которого соединен с выходом первого элемента задержки 8, входом второго элемента задержки 9 и с первым входом первого элемента ИЛИ 5, второй вход и выход которого подключены соответственно к выходу элемента И 7 и первому входу второго элемента ИЛИ 6, второй вход которого соединен с входом первого элемента задержки 8 и выходом пятого элемента задержки 12, вход которого, вход сброса контрольного регистра 2 и вход сброса формирователя сигнала ошибки 3 объединены и являются входом 26 обращения устройства. Выход второго элемента ИЛИ 6 соединен с входом третьего элемента задержки 20, выход которого подключен к входу выборки накопителя 1. Выходы первого регистра 13 подключены к соответствующим адресным входам накопителя 1. Информационные входы второго 14 и третьего 15 регистров являются соответственно адресными входами первой 23 и второй 24 групп устройства. Выходы второго 14 и третьего 15 регистров подключены к входам групп соответственно первого 16 и второго 17 блоков элементов И, выходы которых соединены соответственно с входами первой и второй групп первого 20 блока элементов ИЛИ, выходы которого подключены к соответствующим входам первой группы сумматора 4, входы второй группы которого и входы группы четвертого 19 блока элементов И соответственно объединены и являются адресными входами 22 третьей группы устройства. Входы первого 16 и четвертого 19 блоков элементов И объединены и подключены к выходу пятого элемента задержки, к входу которого подключены вход установки нуля первого регистра 13 и вход установки нуля сумматора 4, выходы которого подключены к соответствующим входам группы третьего 18 блока элементов И, вход которого соединен с выходом первого элемента ИЛИ 5. Выходы третьего 18 и четвертого 19 блоков элементов И соединены соответственно с входами первой и второй групп второго 21 блока элементов ИЛИ, выходы которого подключены к соответствующим информационным входам первого регистра 13. The outputs of the drive 1 are connected to the counting inputs of the control register 2, the outputs of the first group of which are information outputs 25 of the device, the outputs 29 of the faulty bits of which are the outputs of the second group of the control register 2, which are connected to the corresponding information inputs of the driver of the error signal 3, the first and second outputs of which are respectively the read enable output 27 and the device error output 28. The first and second clock inputs of the error signal conditioner 3 are connected respectively to the outputs of the second delay element 9 and the And 7 element, the first and second inputs of which are connected respectively to the second output of the error signal conditioner 3 and the output of the fourth delay element 11, the input of which is connected to the output of the first element delay 8, the input of the second delay element 9 and with the first input of the first element OR 5, the second input and output of which are connected respectively to the output of the element And 7 and the first input of the second element OR 6, the second the first input of which is connected to the input of the first delay element 8 and the output of the fifth delay element 12, whose input, the reset input of the control register 2 and the reset input of the driver of the error signal 3 are combined and are the input 26 of the device. The output of the second element OR 6 is connected to the input of the third delay element 20, the output of which is connected to the sample input of drive 1. The outputs of the first register 13 are connected to the corresponding address inputs of drive 1. The information inputs of the second 14 and third 15 registers are respectively the address inputs of the first 23 and second 24 device groups. The outputs of the second 14 and third 15 registers are connected to the inputs of the groups of the first 16 and second 17 blocks of AND elements, respectively, the outputs of which are connected respectively to the inputs of the first and second groups of the first 20 block of OR elements, the outputs of which are connected to the corresponding inputs of the first group of adder 4, the inputs of the second whose groups and group inputs of the fourth 19 block of AND elements are respectively combined and are address inputs 22 of the third device group. The inputs of the first 16 and fourth 19 blocks of AND elements are combined and connected to the output of the fifth delay element, the input of which is connected to the zero-setting input of the first register 13 and the zero-setting input of adder 4, the outputs of which are connected to the corresponding inputs of the group of the third 18 block of AND elements, the input of which connected to the output of the first OR element 5. The outputs of the third 18 and fourth 19 blocks of AND elements are connected respectively to the inputs of the first and second groups of the second 21 block of OR elements, the outputs of which are connected to the corresponding formation inputs of the first register 13.

Накопитель 1 предназначен для хранения информации и может быть реализован на одной или нескольких БИС оперативной или постоянной памяти. The drive 1 is designed to store information and can be implemented on one or more LSI operational or read-only memory.

Контрольный регистр 2 предназначен для приема и хранения первого и второго операндов, а при необходимости и третьего операнда. Может быть реализован, например, на счетчиках, при этом для каждого разряда используется один двухразрядный счетчик. The control register 2 is designed to receive and store the first and second operands, and, if necessary, the third operand. It can be implemented, for example, on counters, while for each category one double-digit counter is used.

Формирователь сигнала ошибки 3 обеспечивает контроль информации в контрольном регистре 2 и формирование сигнала разрешения считывания либо сигнала ошибки и управляющего сигнала для обращения к третьей области памяти накопителя 1. Может быть реализован по схеме прототипа. The error signal generator 3 provides information control in the control register 2 and the formation of a read permission signal or an error signal and a control signal for accessing the third memory area of drive 1. Can be implemented according to the prototype scheme.

Сумматор 4 обеспечивает формирование адреса операнда во второй или в третьей области памяти накопителя 1. Может быть реализован по типовой схеме. The adder 4 provides the formation of the address of the operand in the second or in the third memory area of the drive 1. Can be implemented according to the standard scheme.

Первый элемент ИЛИ 5 формирует стробирующий сигнал на вход третьего блока элементов И 18 и управляющего сигнала на вход третьего элемента задержки 10 по сигналам с выхода первого элемента задержки 8 или с выхода элемента И 7. Второй элемент ИЛИ 6 передает сигналы на запуск третьего элемента задержки 10. Элемент И 7 формирует управляющий сигнал по сигналу ошибки и сигналу с выхода четвертого элемента задержки 11. The first element OR 5 generates a gate signal to the input of the third block of elements And 18 and the control signal to the input of the third delay element 10 according to the signals from the output of the first delay element 8 or from the output of the element And 7. The second element OR 6 transmits signals to trigger the third delay element 10 The element And 7 generates a control signal for the error signal and the signal from the output of the fourth delay element 11.

Первый элемент задержки 8 обеспечивает формирование сигнала запуска на второй 9, третий 10 и четвертый 11 элементы задержки через интервал времени, обеспечивающий завершение первого цикла обращения к накопителю 1. The first delay element 8 provides the formation of a trigger signal to the second 9, third 10 and fourth 11 delay elements after a time interval, which ensures the completion of the first cycle of access to drive 1.

Второй элемент задержки 9 обеспечивает формирование сигнала на первый синхровход формирователя сигнала ошибки через интервал времени, обеспечивающий завершение второго цикла обращения к накопителю 1. The second delay element 9 provides a signal to the first sync input of the error signal conditioner after a time interval, which ensures the completion of the second cycle of access to the drive 1.

Третий элемент задержки 10 обеспечивает формирование сигнала на вход выборки накопителя 1 через интервал времени, обеспечивающий запись в первый регистр 13 адреса с третьей группы адресных входов 2 через четвертый блок элементов И 19 и второй блок элементов ИЛИ 21 или с выхода сумматора 4 через третий блок элементов И 18 и второй блок элементов ИЛИ 21. The third delay element 10 provides a signal to the input of the sample drive 1 after a time interval, which ensures that the first register 13 addresses from the third group of address inputs 2 through the fourth block of elements And 19 and the second block of elements OR 21 or from the output of the adder 4 through the third block of elements And 18 and the second block of elements OR 21.

Четвертый элемент задержки 11 обеспечивает формирование сигнала третьего обращения к накопителю 1 и на второй синхровход формирователя сигнала ошибки 3 через интервал времени, обеспечивающий формирование сигнала разрешения считывания или сигнала ошибки после второго обращения к накопителю 1. The fourth delay element 11 provides the formation of a signal of the third access to drive 1 and to the second synchro input of the shaper of the error signal 3 through a time interval that provides the formation of a read permission signal or an error signal after the second access to drive 1.

Пятый элемент задержки 12 обеспечивает формирование сигналов первого обращения к накопителю 1 и разрешения записи первого адреса в первый регистр 13 через интервал времени, обеспечивающий обнуление первого регистра 13 по сигналу обращения к устройству. The fifth delay element 12 provides the formation of signals of the first access to the drive 1 and permits the recording of the first address in the first register 13 after a time interval, which ensures the resetting of the first register 13 according to the access signal to the device.

Первый регистр 13 используется в качестве регистра адреса накопителя 1. Второй регистр 14 обеспечивает хранение смещения начального адреса второй области памяти относительно первой. Третий регистр 15 обеспечивает хранение смещения начального адреса третьей области памяти относительно первой. Первый 16, второй 17 блоки элементов И и первый блок элементов ИЛИ 20 обеспечивает пересылку содержимого второго 14 или третьего 15 регистров на вход сумматора 4. The first register 13 is used as the address register of the drive 1. The second register 14 provides storage of the offset of the starting address of the second memory area relative to the first. The third register 15 provides storage of the offset of the starting address of the third memory area relative to the first. The first 16, second 17 blocks of AND elements and the first block of OR elements 20 enables the contents of the second 14 or third 15 registers to be sent to the input of the adder 4.

Устройство работает следующим образом. The device operates as follows.

а) Настройка. В этом режиме в накопитель 1, состоящий из БИС оперативной или постоянной памяти, любым способом записана информация (цепи записи на чертеже не показаны), причем в трех любых разных областях накопителя записана одинаковая информация. Второй 14 и третий 15 регистры обнуляются (цепи установки нуля на чертеже не показаны) и в них записывается по первой 23 и второй 24 группам адресных входов соответственно смещение начального адреса второй и третьей области памяти накопителя 1 относительно первой области памяти и сохраняется до конца работы устройства. a) Setting. In this mode, information 1 is written to drive 1, consisting of LSI RAM or read-only memory (recording chains are not shown in the drawing), and the same information is recorded in any three different areas of the drive. The second 14 and third 15 registers are reset (the zero-setting circuits are not shown in the drawing) and the first 23 and second 24 groups of address inputs are recorded in them, respectively, the offset of the starting address of the second and third memory areas of drive 1 relative to the first memory area and stored until the end of the device .

б) Обращение к первой области памяти. На третью группу адресных входов 22 устройства поступает адрес обращения и сохраняется на входе. Запрос, поданный на вход обращения 26 устройства, стробирует блоки 2, 3, 4, 13 и через пятый элемент 12 задержки, блоки 16, 19, разрешая прием первого адреса через четвертый блок элементов И 19 и второй блок элементов ИЛИ 21 в первый регистр 13, а смещения второй области памяти через первый блок элементов И 16, первый блок элементов ИЛИ 20 на второй вход сумматора 4, на первый вход которого подается адрес первой области памяти и сумматор вычисляет номер ячейки второй области памяти. Одновременно с этим запрос через второй элемент ИЛИ 6 и третий элемент задержки 10 поступает на вход выборки накопителя 1. Производится считывание ранее записанной информации по адресу, соответствующему поданному на адресные входы накопителя 1 коду адреса от первого регистра 13. Считанная информация записывается в контрольный регистр 2, каждый разряд которого представляет собой, например, двухразрядный счетчик. В зависимости от считанной информации младший разряд каждого двухразрядного счетчика переключается или не переключается. b) Access to the first memory area. The third group of address inputs 22 of the device receives the address of the address and is stored at the input. The request submitted to the input of the device’s appeal 26 gates the blocks 2, 3, 4, 13 and through the fifth delay element 12, blocks 16, 19, allowing the reception of the first address through the fourth block of AND elements 19 and the second block of OR elements 21 in the first register 13 and the offsets of the second memory area through the first block of AND elements 16, the first block of OR elements 20 to the second input of the adder 4, to the first input of which the address of the first memory area is supplied and the adder calculates the cell number of the second memory area. At the same time, the request, through the second OR element 6 and the third delay element 10, is received at the input of the drive 1 sample. The previously recorded information is read at the address corresponding to the address code from the first register applied to the drive 1 address inputs. The read information is written to the control register 2 , each bit of which is, for example, a two-digit counter. Depending on the read information, the least significant bit of each two-digit counter is switched or not switched.

в) Обращение ко второй области памяти. После завершения первого цикла считывания из накопителя 1 происходит повторное обращение к нему через интервал времени, задаваемый первым элементом задержки 8. При этом задержанный сигнал запроса с выхода пятого элемента задержки 12 поступает через первый вход первого элемента ИЛИ 5 на второй вход третьего блока элементов И 18 и разрешает пересылку содержимого сумматора 4 через третий блок элементов И 18 и второй блок элементов ИЛИ 21 на вход первого регистра 13, обеспечивая обращение ко второй области памяти накопителя 1. С выхода первого элемента ИЛИ 5 сигнал поступает на первый вход второго элемента ИЛИ 6, с выхода которого через третий элемент задержки 10 он подается на управляющий вход выборки накопителя 1. При этом происходит считывание информации из второй области памяти накопителя 1 из ячейки, в которой была записана та же информация, что и в выданном в предыдущем такте адресе. Считанная информация поступает на входы контрольного регистра 2. Далее возможны два варианта функционирования. c) Access to the second area of memory. After the completion of the first reading cycle from the drive 1, it is accessed again after a time interval specified by the first delay element 8. In this case, the delayed request signal from the output of the fifth delay element 12 enters through the first input of the first OR element 5 to the second input of the third block of AND elements 18 and permits the transfer of the contents of the adder 4 through the third block of AND elements 18 and the second block of OR elements 21 to the input of the first register 13, providing access to the second memory area of the drive 1. From the output of the first This OR signal 5 is fed to the first input of the second OR element 6, from the output of which through the third delay element 10 it is fed to the control input of the drive 1 sample. In this case, information is read from the second memory area of the drive 1 from the cell in which the same information as in the address issued in the previous measure. The read information goes to the inputs of the control register 2. Further, there are two possible operating options.

1. Информация при первом и втором обращении совпадает. В этом случае после второго обращения на каждом из младших разрядов двухразрядных счетчиков контрольного регистра 2 устанавливается сигнал логического "0". Этот сигнал от всех разрядов контрольного регистра 2 поступает на первые входы формирователя 3 сигнала ошибки, далее через группу инверторов 30 на входы элемента И 31. По истечении времени, превышающее время выборки информации из накопителя 1, на второй вход формирователя 3 сигнала ошибки поступает сигнал от второго элемента задержки 9, который вызывает срабатывание элемента И 31. Сигнал совпадения через элемент ИЛИ 32 выдает на выход 27 сигнал разрешения считывания информации, которая устанавливается после второго обращения на старших разрядах двухразрядных счетчиков контрольного регистра 2, соединенных с информационными выходами 25 устройства. Поскольку эта информация, проверенная сравнением при считывании из двух областей памяти накопителя 1, признается истинной, она может быть использована процессором. Сигнал с выхода второго элемента задержки 9 разрешает пересылку содержимого третьего регистра 15 через второй блок элементов И 17 и первый блок элементов ИЛИ 20 на вход сумматора 4, который вычисляет адрес ячейки в третьей области памяти. При необходимости перед этим сумматор 4 обнуляется. 1. The information on the first and second treatment coincides. In this case, after the second call, a logical “0” signal is set on each of the least significant bits of the two-bit counters of the control register 2. This signal from all the bits of the control register 2 is fed to the first inputs of the error signal generator 3, then through a group of inverters 30 to the inputs of the And 31 element. After a lapse of time, exceeding the time of information retrieval from the drive 1, a signal from the second generator of the error signal 3 is received the second delay element 9, which causes the operation of the AND element 31. The coincidence signal through the OR element 32 gives an output signal 27 for reading permission information, which is set after the second call to the senior level two-digit counter control register 2 connected to the data outputs 25 of the device. Since this information, verified by comparison when reading from two memory areas of the drive 1, is recognized as true, it can be used by the processor. The signal from the output of the second delay element 9 allows the contents of the third register 15 to be transferred through the second block of AND elements 17 and the first block of OR elements 20 to the input of the adder 4, which calculates the cell address in the third memory area. If necessary, before this, the adder 4 is reset.

2. Информация при первом и втором обращении не совпадает в одном или нескольких разрядах, что является признаком неисправности. В этом случае производится обращение к третьей области памяти. 2. Information on the first and second access does not coincide in one or more digits, which is a symptom of a malfunction. In this case, an appeal is made to the third memory area.

г) Обращение к третьей области памяти. После второго обращения на выходах одного или нескольких младших разрядов двухразрядных счетчиков контрольного регистра 2 устанавливается логическая "1". После подачи сигнал от второго элемента задержки 9 элемент И 31 не срабатывает, а на выходе 27 не появляется сигнал разрешения считывания. На первый вход элемента И 34 через инвертор 33 подается сигнал логической "1". После подачи на второй вход элемента И 34, задержанного на элементе задержки 35 сигнала от второго элемента задержки 9, элемент И 34 срабатывает и вызывает переключение триггера 36. В результате этого на выходе 28 устройства устанавливается сигнал ошибки. Этот сигнал подается на первый вход элемента И 7 и разрешает третье обращение к накопителю, так как на второй вход элемента И 7 будет подан сигнал запроса от входа 26 обращения через пятый 12, первый 8 и четвертый 11 элементы задержки. Через элемент И 7, первый 5, второй 6 элементы ИЛИ, третий элемент задержки этот сигнал подается на вход выборки накопителя 1. Этот же сигнал с выхода первого элемента ИЛИ 5 поступает на второй вход третьего блока элемента И 18, разрешая передачу третьего адреса с выхода сумматора 4 через третий блок элементов И 18 и второй блок элементов ИЛИ 21 на вход первого регистра 13 (при необходимости первый регистр 13 предварительно обнуляется). Считанная при третьем обращении информация поступает на входы всех разрядов контрольного регистра 2 и вызывает срабатывание соответствующих двухразрядных счетчиков, в результате чего на их старших разрядах и информационных выходах 25 устройства устанавливается информация, соответствующая истинной по мажоритарному принципу. После задержки на время считывания при третьем обращении, определяемой элементом задержки 37 формирователя сигнала ошибки 3, через элемент ИЛИ 32 на выходе 27 появляется сигнал разрешения считывания. По этому сигналу установившаяся на информационных выходах 25 устройства информация может быть использована процессором. Наличие на выходе 28 сигнала ошибки после второго обращения обеспечивает информацию о наличии неисправности в накопителе 1, состояние информации на выходах 29 неисправных разрядов устройства после второго обращения позволяет локализовать ошибку с точностью до разряда. d) An appeal to the third area of memory. After the second call at the outputs of one or more low-order bits of the two-bit counters of the control register 2, a logical "1" is set. After applying the signal from the second delay element 9, the And 31 element does not work, and the read permission signal does not appear at the output 27. To the first input of the element And 34 through the inverter 33 a logical signal "1". After applying to the second input of the And 34 element, delayed by the delay element 35, a signal from the second Delay element 9, the And 34 element is activated and causes the trigger 36 to switch. As a result, an error signal is set at the device output 28. This signal is fed to the first input of the And 7 element and allows a third access to the drive, since a request signal from the appeal input 26 will be sent to the second input of the And 7 element through the fifth 12, first 8 and fourth 11 delay elements. Through the element AND 7, the first 5, the second 6 elements OR, the third delay element, this signal is fed to the input of the sample drive 1. The same signal from the output of the first element OR 5 is fed to the second input of the third block of the element And 18, allowing the transmission of the third address from the output the adder 4 through the third block of elements AND 18 and the second block of elements OR 21 to the input of the first register 13 (if necessary, the first register 13 is pre-reset). The information read during the third call goes to the inputs of all the digits of the control register 2 and triggers the corresponding two-digit counters, as a result of which information corresponding to the true majority rule is established on their higher digits and the information outputs 25 of the device. After the delay for the read time during the third call, determined by the delay element 37 of the shaper of the error signal 3, through the OR element 32 at the output 27 appears the signal permission reading. According to this signal, the information established at the information outputs 25 of the device can be used by the processor. The presence of an error signal at the output 28 after the second access provides information about the presence of a malfunction in the drive 1, the state of the information at the outputs 29 of the device malfunctioning discharges after the second access allows the error to be localized to the accuracy of the discharge.

Пример конкретной реализации устройства. An example of a specific implementation of the device.

Допустим накопитель 1 реализован на одной БИС. Первая область начинается с адреса 100, вторая - с адреса 200, третья - 300. Тогда в режиме настройки во второй регистр 14 записывается число 100, в третий регистр 15 - 200. При обращении, например, к ячейке 108 первое обращение производится по адресу 108, второе - по адресу 100 + 108 = 208, третье - по адресу 200 + 108 = 308. В качестве первой области памяти может быть использована, например, область памяти с начальным адресом 300. Тогда во второй регистр 14 записывается число 200, а в третий регистр 15 - число -100. При этом первое обращение производится в ячейке 308, второе - к ячейке 308 + (-200) = 108, третье - к ячейке 308 + (-100) = 208. При записи во второй регистр 14 и третий регистр 15 кода "0" все три обращения будут осуществляться к одной и той же ячейке. Let's say drive 1 is implemented on one LSI. The first area starts at address 100, the second at address 200, the third at 300. Then, in the setup mode, the number 100 is written to the second register 14, and 200 to the third register 15. When accessing, for example, cell 108, the first call is made at address 108 , the second - at the address 100 + 108 = 208, the third - at the address 200 + 108 = 308. For example, the memory area with the starting address 300 can be used as the first memory area. Then, the number 200 is written in the second register 14, and in the third register 15 is the number -100. In this case, the first call is made in cell 308, the second - to cell 308 + (-200) = 108, the third - to cell 308 + (-100) = 208. When writing to the second register 14 and third register 15 of the code "0" all Three calls will be made to the same cell.

При реализации накопителя 1, например, на трех БИС конструкция узла формирования второго и третьего адресов существенно упрощается, так как этот узел может использоваться только для формирования старших разрядов адреса. When implementing drive 1, for example, on three LSIs, the design of the node for generating the second and third addresses is greatly simplified, since this node can only be used to form the higher order bits of the address.

Устройство позволяет записать информацию в трех разных БИС накопителя. При этом в случае отказа одной БИС работоспособность устройства сохраняется, т. е. надежность устройства увеличивается в два раза. При использовании в накопителе одной БИС надежность также увеличивается, так как появляется возможность записи одинаковой информации в разные области памяти. При отказе одной области памяти работоспособность устройства сохраняется. Кроме того, устройство имеет более широкую область применения. Оно может быть использовано в запоминающих устройствах с мажоритарным резервированием на уровне микросхем, в мажоритарных ЗУ с накопителем на одной микросхеме, а также может использоваться в ЗУ, в которых информация записана один раз, а считывание этой информации производится три раза из одной ячейки. Устройство может также существенно сократить потребную емкость накопителя (на одну треть), если информацию записать только в две области памяти, а третье считывание производить второй раз из первой или второй области памяти. The device allows you to record information in three different LSI drive. Moreover, in the event of a failure of one LSI, the operability of the device is maintained, i.e., the reliability of the device is doubled. When using one LSI in a drive, reliability also increases, since it becomes possible to record the same information in different memory areas. If one memory area fails, the device remains operational. In addition, the device has a wider scope. It can be used in memory devices with majority redundancy at the level of microcircuits, in majority memory with a drive on one microcircuit, and can also be used in memory in which information is recorded once, and this information is read three times from one cell. The device can also significantly reduce the required storage capacity (by one third) if the information is written only in two memory areas, and the third reading is performed a second time from the first or second memory area.

Claims

A RESERVING MEMORY device containing a drive, a control register, an error signal generator, an adder, the first and second OR elements, an AND element, from the first to fifth delay elements, the drive outputs being connected to the counting inputs of the control register, the outputs of the first group of which are information outputs devices whose outputs of faulty bits are the outputs of the second group of the control register, which are connected to the corresponding information inputs of the signal conditioner errors, the first and second outputs of which are respectively the read permission output and the device error output, the first and second clock inputs of the error signal conditioner are connected respectively to the outputs of the second delay element and the I element, the first and second inputs of which are connected respectively to the second output of the error signal conditioner and the output of the fourth delay element, the input of which is connected to the output of the first delay element, the input of the second delay element and the first input of the first OR element, the second the stroke and the output of which are connected respectively to the output of the AND element and the first input of the second OR element, the second input of which is connected to the input of the first delay element and the output of the fifth delay element, whose input, the reset register of the control register and the reset input of the error signal conditioner are combined and are the access input device, the output of the second OR element is connected to the input of the third delay element, the output of which is connected to the input of the drive sample, characterized in that, in order to increase reliability and expansion areas of application of the device, the first, second and third registers are introduced into it, from the first to fourth blocks of AND elements, the first and second blocks of OR elements, with the outputs of the first register connected to the corresponding address inputs of the drive, the information inputs of the second and third registers are address inputs the first and second groups of the device, the outputs of the second and third registers are connected to the inputs of the groups, respectively, of the first and second blocks of AND elements, the outputs of which are connected respectively to the inputs of a dig and a second group of the first block of OR elements, the outputs of which are connected to the corresponding inputs of the first group of the adder, the inputs of the second group of which and the inputs of the group of the fourth block of AND elements are respectively combined and are address inputs of the third group of the device, the inputs of the first and fourth blocks of AND elements are combined and connected to the output of the fifth delay element, to the input of which the input of setting the zero of the first register and the input of setting the zero of the adder are connected, the outputs of which are connected to the corresponding inputs of ppy third pulley element and having an input connected to the output of the first OR gate, the outputs of the third and fourth members and units are respectively connected to the inputs of the first and second groups of the second OR block elements, outputs of which are connected to respective data inputs of the first register.