SU809404A1

SU809404A1 - Fixed storage unit testing device

Info

Publication number: SU809404A1
Application number: SU792787666A
Authority: SU
Inventors: Геннадий Александрович Бородин; Нина Ивановна Егорова; Анатолий Константинович Столяров
Original assignee: Московский Ордена Ленина Энергети-Ческий Институт
Priority date: 1979-06-25
Filing date: 1979-06-25
Publication date: 1981-02-28

Description

Изобретение относится к вычислительной технике, в частности к устройствам для контроля постоянных запоминающих устройств на интегральных микросхемах памяти.The invention relates to computing, in particular to devices for monitoring read-only memory devices on integrated memory circuits.

Известны устройства для контроля блоков постоянной памяти [1] и [2].Known devices for monitoring blocks of read-only memory [1] and [2].

Одно из известных устройств содержит сумматор, регистр сравнения, узел установки контрольных чисел, блок памяти и осуществляет контроль массивов информации по методу контрольного суммирования с циклическим переносом с последующим суммированием единиц переполнения Ш.One of the known devices contains an adder, a comparison register, a check number setting unit, a memory unit, and monitors information arrays using a check summation method with cyclic transfer followed by summation of overflow units Ш.

Устройство способно обнаруживать однократные и многократные ошибки . с высокой точностью, однако за счет циклического переноса быстродействие контроля снижается почти в два раза. Наиболее близким техническим решением к предлагаемому изобретению является устройство для контроля блоков постоянной памяти, которое содержит блок управления, первый выход которого соединен со входом контролируемого блока постоянной памяти, второй, выход - с первым входом сумматора-вычитателя, третий - со входом блока установки контрольных чисел, четвертый - с первым входом блока сравнения, второй вход которо го подключен к первому выходу сумматора-вычитателя, вход сумматоравычитателя роединен с выходом контролируемого блока постоянной памяти, выход блока сравнения соединен . _ с первым входом блока управления.The device is capable of detecting single and multiple errors. with high accuracy, however, due to the cyclic transfer, the control performance is almost halved. The closest technical solution to the present invention is a device for monitoring read-only memory blocks, which contains a control unit, the first output of which is connected to the input of the read-only memory unit, the second, the output, to the first input of the adder-subtractor, and the third, to the input of the control number setting unit , the fourth - with the first input of the comparison unit, the second input of which is connected to the first output of the adder-subtracter, the input of the adder is connected to the output of the monitored unit constantly second memory output of the comparator is connected. _ with the first input of the control unit.

Для осуществления контроля в коды чисел вводится избыточность в качестве разрядов, на основании информации в которых производится переход с режима сложения на режим вычита15 ния и обратно. Последовательность кодовых комбинаций, подлежащих контролю, разбивается на группы, число элементов в которых ограничивается числом разрядов, отводимых для кон20 трольных элементов. Каждой кодовой комбинации присваивается номер, начиная с максимального значения контрольного числа в порядке убывания, и к контрольному числу по25 переменно прибавляют и вычитают номера всех элементов одного знака. Полученную таким образом сумму вместе с информацией сравнивают с контрольной суммой, которая явля30 ется эталонной 1'21.For monitoring, redundancy is introduced into the number codes as digits, based on the information in which the transition from the addition mode to the subtraction mode and vice versa is performed. The sequence of code combinations to be controlled is divided into groups, the number of elements in which is limited by the number of bits assigned to the control elements. Each code combination is assigned a number, starting with the maximum value of the control number in descending order, and the numbers of all elements of the same sign are added and subtracted to the control number of 25. The sum thus obtained, together with the information, is compared with a checksum, which is a reference 1'21.

Недостатком указанного устройства является то, что при обработке информации в режиме сложения или вычитания возможно образование единиц переполнения или заема, которые никак не регистрируются и, следовательно, эта важная информация теряется. Это приводит к тому, что выдает в блок 5 управления информацию об этом состоянии реверсирного счетчика 6, по которому блок 5 управления переводит сумматор-вычитатель и реверсивный счетчик 6 в режим сложения поступающих чисел. Реверсивный счетчик при сложении переходит в состояние 00, затем в состояние 01 при возникновении многократных асимметричных детерминированных ошибок' (вероятность возникновения которых ._Qпри отказе запоминающих микросхем велика) нельзя будет их обнаружить, когда они четны. Следовательно, точность контроля при возникновении многократных ошибок будет недостаточной. Кроме того, устройстве 15 требует введения избыточности в качестве контрольных элементов, .с помощью которых производится переход с режима на режим, а это снижает надежность работы устройства. 20The disadvantage of this device is that when processing information in the mode of addition or subtraction, it is possible to form overflow units or loans that are not registered in any way and, therefore, this important information is lost. This leads to the fact that it provides information to the control unit 5 about this state of the reverse counter 6, according to which the control unit 5 puts the adder-subtractor and the reverse counter 6 into the mode of adding the incoming numbers. When adding, the reversing counter goes to state 00, then to state 01 when multiple asymmetric deterministic errors occur (the probability of occurrence of which. _Q is high when memory chips fail) they cannot be detected when they are even. Therefore, the accuracy of control in the event of multiple errors will be insufficient. In addition, the device 15 requires the introduction of redundancy as control elements, with the help of which a transition is made from mode to mode, and this reduces the reliability of the device. 20

Цель предлагаемого изобретения повышение надежности устройства.The purpose of the invention is to increase the reliability of the device.

Поставленная цель достигается тем, что в'известное устройство для контроля блоков постоянной па- 25 мяти введены реверсивный счетчик и дешифратор, при этом первый вход реверсивного счетчика соединен с третьим выходом блока управления, второй вход- со вторым выходом сумматоравычитателя, а выход - со входом дешифратора, выход которого подключен ко второму входу блока управления .This goal is achieved by the fact that a reversible counter and a decoder are introduced into a known device for monitoring permanent memory blocks, while the first input of the reverse counter is connected to the third output of the control unit, the second input to the second output of the totalizer, and the output to the input a decoder whose output is connected to the second input of the control unit.

На чертеже представлена блок-схема __ предлагаемого устройства.The drawing shows a block diagram __ of the proposed device.

Устройство содержит блок 1 постоянной памяти, сумматор-вычитатель 2, блок 3 сравнения, блок 4 установки контрольных чисел, блок 5 управления, реверсивный счетчик 6, деши- 40 фратор 7.The device comprises a read-only memory unit 1, an adder-subtractor 2, a comparison unit 3, a control number setting unit 4, a control unit 5, a reverse counter 6, and a cheaper 7.

Устройство работает следующим образом.The device operates as follows.

При подаче из блока 5 управления на вход блока 1 памяти кода адреса 45 и импульса запроса, числа считываются и поступают на входы сумматоравычитателя 2, где и начинают складываться . Единицы переполнения поступают при сложении в реверсивный jq счетчик б, и он меняет свое состояние. Дешифратор 7 в соответствии с состояниями реверсивного счетчика 6 выдает в блок'5 управления информацию о его состоянии. Как толь- __ ко состояние счетчика станет равным ³01, по сигналу из блока 5 управления сумматор-вычитатель 2 и реверсивный счетчик б переводятся в режим вычитания и далее считываемые из блока 1 памяти числа вычитаются. При 60 этом заем происходит из реверсивного счетчика б. Реверсивный счетчик 6 при вычитании из состояния 01 переходит в состояние 00, а затем в состояние 11. После этого дешифратор 65 и снова переводится вместе с сумматором-вычитателем 2 в режим вычитания и так далее. Таким образом, режимы работы сумматора-вычитателя 2 и реверсивного счетчика б определяются, исходя из состояний реверсивного счетчика 6 по следующему.· алгоритму:When applying from the control unit 5 to the input of the memory unit 1 the address code 45 and the request pulse, the numbers are read and fed to the inputs of the adder 2, where they begin to add up. Overflow units arrive when added to the reverse jq counter b, and it changes its state. The decoder 7, in accordance with the states of the reversible counter 6, provides information on its state to the control unit'5. As soon as __ the state of the counter becomes ³ 01, according to the signal from the control unit 5, the adder-subtractor 2 and the reverse counter b are switched to the subtraction mode and the numbers read from the memory unit 1 are then subtracted. At 60 this, the loan comes from the reverse counter b. When subtracting the counter 6, when subtracting from state 01, it goes into state 00, and then into state 11. After this, the decoder 65 is again transferred, together with the adder-subtractor 2, to the subtraction mode and so on. Thus, the operating modes of the adder-subtractor 2 and the reverse counter b are determined based on the states of the reverse counter 6 according to the following. · Algorithm:

Пуск-00 - сложениеStart-00 - addition

- вычитание- subtraction

- сложение- addition

- вычитание и так далее.- subtraction and so on.

Подобная организация процесса вычисления контрольной суммы приводит к тому, что ни одна единица переполнения (или заема) не будет потеряна и контрольная сумма будет подсчитана быстрее, чем в известных устройствах. В случае построения блока постоянной памяти на интегральных запоминающих микросхемах, при отказах которых велика . вероятность возникновения многократных четных ошибок, все ошибки будут обнаружены, даже если откажет вся микросхема, ибо итоговый результат может быть получен только единственным образом, а в известных устройствах с точностью до модуля А=2^М(где М - разрядность сумматора) за счет потери единиц переполнения которые отбрасываются. Значит, точность подобного устройства выше, чем у аналогов и прототипа. К тому же устройство не требует введения контрольных элементов для управления переходом с режима на режим, им управляет значение контрольной суммы.Such an organization of the checksum calculation process leads to the fact that not a single overflow unit (or loan) will be lost and the checksum will be calculated faster than in known devices. In the case of constructing a block of permanent memory on integrated memory circuits, in case of failures of which it is large. the probability of occurrence of multiple even errors, all errors will be detected even if the entire microcircuit fails, because the final result can be obtained only uniquely, and in known devices, up to a module A = 2 ^M (where M is the bit capacity of the adder) due to loss of units overflows that are discarded. Therefore, the accuracy of such a device is higher than that of analogues and prototype. In addition, the device does not require the introduction of control elements to control the transition from mode to mode, it is controlled by the value of the checksum.

Применение предлагаемого изобретения позволит повысить точность контроля блоков памяти, для которых характерны при отказах запоминающих элементов многократные асимметричные детерминированные ош^бк!^.The application of the present invention will improve the accuracy of control of memory units, which are characterized by repeated asymmetric deterministic error ^ bk! ^ When memory elements fail.

Для обеспечения вероятности обнаружения, близкой к единице, в предлагаемом устройстве не требуется вводить информационную избыточность, что упрощает устройство, повышает надежность его работы и уменьшает стоимость.To ensure the probability of detection close to unity, the proposed device does not need to enter information redundancy, which simplifies the device, increases the reliability of its operation and reduces the cost.

Claims

1. Zhuravlev Yu.P. and others. Reliability and control of computers, M., Sov. Radio, 1978.

2. USSR Author's Certificate No. 135105, cl. G About F 11 / 1-2, I960 (prototype).

five