RU2023299C1 - Устройство быстрого преобразования уолша-адамара - Google Patents

Abstract

Изобретение относится к автоматике и вычислительной технике и может быть использовано при цифровой обработке сигналов. Цель изобретения - повышение быстродействия. Поставленная цель достигается за чет совмещения во времени процессов получения двухстрочных кодов результата и преобразования их к однострочным, сокращения числа итераций алгоритма вычислений, для этого в устройство, содержащее блоки элементов И с первого по 2ⁿ⁺² ( 2ⁿ - размерность преобразования), 2ⁿ блоков элементов ИЛИ, регистры с первого по 2ⁿ⁺¹ первой группы, две группы по 2ⁿ сумматоров, введены с (2ⁿ+1) по (2ⁿ⁺¹) блоки элементов ИЛИ и 2ⁿ⁺¹ регистров второй группы. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано при цифровой обработке сигналов.

Известно устройство быстрого преобразования сигналов по Уолшу с упорядочением по Адамару [1], содержащее n-разрядный счетчик и n каскадов преобразования n = log₂N (где N - длина преобразуемой последовательности), каждый из которых содержит первый и второй коммутатор, сумматор-вычитатель и 2^i-1-разрядный регистр сдвига (i = i=

- номер каскада преобразования).

Недостатком известного устройства является низкое быстродействие.

Известно устройство ортогонального преобразования цифровых сигналов по Уолшу-Адамару [2], содержащее блок формирования временных интервалов, блоки элементов И, блоки элементов ИЛИ, регистры, сумматоры-вычитатели.

Недостатком известного устройства является низкое быстродействие.

Наиболее близким техническим решением к предлагаемому изобретению является устройство быстрого преобразования Уолша-Адамара, содержащее блоки элементов И с первого по 2ⁿ⁺²-й (2ⁿ - размерность преобразования), 2ⁿ блоков элементов ИЛИ, регистры с первого по 2ⁿ⁺¹, сумматоры с первого по 2ⁿ⁺¹-й, 2ⁿ элементов задержки, причем информационный вход (2i-1)-го (i = i=

) блока элементов И является i-ым информационным входом устройства, выходы (2i-1)-го и 2i-го блоков элементов И подключены к входам i-го блока элементов ИЛИ, выход i-го блока элементов ИЛИ подключен к информационному входу i-го регистра, прямой выход (2j-1)-го (j = j=

) регистра подключен к первым входам j-го и (2^n-1 + j)-го сумматоров, прямой и инверсный выходы 2j-го регистра подключены к вторым входам j-го и (2^n-1 + j)-го сумматоров соответственно, управляющие входы блоков элементов И с номерами 2i-1 подключены к управляющему входу ввода информации устройства, управляющие входы блоков элементов И с номерами 2i подключены к входу задания режима вычислений устройства, выход (2ⁿ⁺¹ + i)-го блока элементов И через i-1 элемент задержки подключен к информационному входу (2ⁿ+1)-го регистра, прямой выход (2ⁿ + 2j - 1)-го регистра подключен к третьим входам j-го и (2^n-1 + j)-го сумматоров, прямой и инверсный выходы (2ⁿ + 2j)-го регистра подключены к четвертым входам j-го и (2^n-1 + j)-го сумматоров соответственно, выход поразрядных сумм и выход поразрядных переносов i-го сумматора подключены к информационным входам 2i-го и (2ⁿ⁺¹ + i)-го блоков элементов И соответственно, прямые выходы i-го и (2ⁿ + i)-го регистров подключены к информационным входам (3 ˙2ⁿ + i)-го блока элементов И, выходы которого подключены к входам (2ⁿ + i)-го сумматора, выход (2ⁿ + i)-го сумматора является i-ым выходом первой группы устройства, входы (2ⁿ + i)-го сумматора подключены к выходам i-й подгруппы второй группы устройства, управляющий вход (2ⁿ⁺¹ + i)-го блока элементов И соединен с управляющим входом 2i-го блока элементов И, входы установки в "0" всех регистров подключены к установочному входу устройства, управляющие входы блоков элементов И с (3 ˙2ⁿ+1)-го по 2ⁿ⁺²-й подключены к управляющему входу выдачи информации устройства.

Устройство работает следующим образом.

Перед началом вычислений регистры сбрасываются в "0" по сигналу на установочном входе. В регистры с информационных входов через блоки элементов И и блоки элементов ИЛИ записываются 2ⁿ отсчетов входного сигнала. Запись осуществляется по сигналу на управляющем входе ввода информации устройства.

Итерационный процесс вычислений в соответствии с алгоритмом быстрого преобразования Уолша-Адамара обеспечивается подачей единичного потенциала на соответствующий управляющий вход устройства.

Особенность вычислительного процесса состоит в том, что результат суммирования представляется двухстрочным кодом. Первая строка представляется поразрядной суммой и переписывается с первого выхода сумматора в соответствующий регистр. Вторая строка представляет поразрядные переносы и с второго выхода сумматора записывается в соответствующий регистр. На сумматорах реализуется вычитание благодаря подключению инверсных выходов регистров.

После n итераций в регистрах формируются двухстрочные коды коэффициентов преобразования. По сигналу на управляющем входе выдачи информации устройства двухстрочные коды коэффициентов преобразования могут быть переданы на выходы устройства. При необходимости получения однострочного кода информация снимается с выходов сумматоров.

Недостатком устройства является низкое быстродействие.

Цель предлагаемого изобретения - повышение быстродействия.

Поставленная цель достигается тем, что в устройство быстрого преобразования Уолша-Адамара, содержащее 2ⁿ⁺² блоков элементов И (2ⁿ - размерность преобразования), 2ⁿ блоков элементов ИЛИ, 2ⁿ⁺¹ регистров первой группы, две группы по 2ⁿ сумматоров, причем входы i-го блока элементов ИЛИ (i =

) соединены с выходами (2i-1)-го и 2i-го блока элементов И, управляющие входы которых соединены соответственно с управляющим входом ввода информации и входом задания режима устройства, (2i-1)-ый информационный вход которого соединен с информационным входом (2i-1)-го блока элементов И, вход задания режима устройства соединен с управляющим входом (2ⁿ⁺¹ + i)-го блока элементов И, информационный вход которого соединен с выходом поразрядных переносов i-го сумматора первой группы, выход поразрядных сумм которого соединен с информационным входом 2i-го блока элементов И, выход i-го блока элементов ИЛИ соединен с информационным входом i-го регистра первой группы, вход сброса которого соединен с одноименным входом (2ⁿ + i)-го регистра первой группы и установочным входом устройства, i-й выход первой группы выходов которого соединен с выходом i-го сумматора второй группы, прямой выход (2j - 1)-го регистра первой группы (j =

) соединен с первыми входами j-го и (2^n-1 + j)-го сумматора первой группы, вторые входы которых соединены соответственно с прямым и инверсным выходами 2j-го регистра первой группы, прямой выход (2ⁿ + 2j - 1)-го регистра первой группы соединен с третьими входами j-го и (2^n-1 + j)-го сумматоров первой группы, четвертые входы которых соединены соответственно с прямым и инверсным выходами (2ⁿ + 2j)-го регистра первой группы, введены с (2ⁿ + 1)-го по 2ⁿ⁺¹-й блоки элементов ИЛИ и 2ⁿ⁺¹ регистров второй группы, причем 2i-й информационный вход устройства соединен с информационным входом (3 ˙2ⁿ + i)-го блока элементов И, управляющий вход которого соединен с управляющим входом ввода информации устройства, выходы ( 3˙ 2ⁿ + i)-го и (2ⁿ⁺¹ + i)-го блоков элементов И соединен с входами (2ⁿ + i)-го блока элементов ИЛИ, выход которого соединен с информационным входом (2ⁿ + i)-го регистра первой группы, тактовый вход которого соединен с одноименным входом i-го регистра первой группы и первым тактовым входом устройства, второй тактовый вход которого соединен с одноименными входами всех регистров второй группы, выходы (2i - 1)-го и 2i-го регистров которой соединены с входами i-го сумматора второй группы и являются i-ым двухстрочным выходом второй группы выходов устройства, прямой выход i-го регистра первой группы соединен с информационным входом (2i - 1)-го регистра второй группы, информационный вход 2i-го регистра второй группы соединен с прямым выходом (2ⁿ + i)-го регистра первой группы.

Анализ известной технической и патентной литературы показывает, что совокупность приведенных выше отличительных признаков неизвестна, что позволяет сделать вывод о существенности отличий предлагаемого устройства от известных.

При этом необходимо подчеркнуть, что только использование всех перечисленных выше отличительных признаков позволит получить положительный эффект - повысить быстродействие.

На чертеже представлена структурная схема устройства быстрого преобразования Уолша-Адамара для случая 2ⁿ = 4.

Устройство быстрого преобразования Уолша-Адамара содержит блоки элементов И 1, блоки элементов ИЛИ 2, сумматоры второй группы 3, регистры первой группы 4, сумматоры первой группы 5, регистры второй группы 6, информационные входы 7, управляющий вход ввода информации 8, вход задания режима устройства 9, второй тактовый вход 10, установочный вход 11, первую 12 и вторую 13 группу выходы, первый тактовый вход 14.

Элементы устройства соединены следующим образом. Входы i-го блока 2i элементов ИЛИ (i = (i=

)) соединены с выходами (2i-1)-го и 2i-го блока элементов И 1, управляющие входы которых соединены соответственно с управляющим входом ввода информации 8 и входом 9 задания режима устройства, (2i - 1)-й информационный вход которого соединен с информационным входом (2i - 1)-го блока элементов И 1, вход 8 задания режима устройства соединен с управляющим входом (2ⁿ⁺¹ + i)-го блока элементов И 1, информационный вход которого соединен с выходом поразрядных переносов i-го сумматора первой группы 5, выход поразрядных сумм которого соединен с информационным входом 2i-го блока элементов И 1, выходы i-го блока элементов ИЛИ 2 соединен с информационным входом i-го регистра 4 первой группы, вход сброса которого соединен с одноименным входом (2ⁿ + i)-го регистра 4 первой группы и уста- новочным входом 11 устройства, i-ый выход первой группы выходов 12 которого соединен с выходом i-го сумматора второй группы 3, прямой выход (2j - 1)-го регистра 4 первой группы (j =

) соединен с первыми входами j-го и (2^n-1 + j)-го сумматора 5 первой группы, вторые входы которых соединены соответственно с прямым и инверсным выходами 2j-го регистра 4 первой группы, прямой выход (2ⁿ + 2j - 1)-го регистра 4 первой группы соединен с третьими входами j-го и (2^n-1 + j)-го сумматоров первой группы 5, четвертые входы которых соединены соответственно с прямым и инверсным выходами (2ⁿ + 2j)-го регистра 4 первой группы, 2i-й информационный вход устройства 7 соединен с информационным входом (3˙2ⁿ + i)-го блока элементов И 1, управляющий вход которого соединен с управляющим входом 8 ввода информации устройства, выходы (3˙2ⁿ + i)-го и (2ⁿ⁺¹ + i)-го блоков элементов И 1 соединены с входами (2ⁿ + i)-го блока элементов ИЛИ 2, выход которого соединен с информационным входом (2ⁿ + i)-го регистра 4 первой группы, тактовый вход которого соединен с одноименным входом i-го регистра 4 первой группы и первым тактовым входом 14 устройства, второй тактовый вход 10 которого соединен с одноименными входами всех регистров 6 второй группы, выходы (2i - 1)-го и 2i-го регистров 6 которой соединены с входами i-го сумматора второй группы 3 и являются i-ым двухстрочным выходом 13 второй группы выходов устройства, прямой выход i-го регистра первой группы 4 соединены с информационным входом (2i - 1)-го регистра второй группы 6, информационный вход 2i-го регистра второй группы 6 соединен с прямым выходом (2ⁿ + i)-го регистра первой группы 4.

Устройство работает следующим образом.

Перед началом вычислений регистры первой группы 4 устанавливаются в "0" по сигналу на установочном входе 11. Коды отсчетов входного сигнала в прямом и обратном кодах поступают на соответствующие информационные входы 7 устройства. После записи этой информации в регистры первой группы 4 через блоки элементов И 1 и ИЛИ 2, на входах каждой пары регистров 4_i и 4₂n_+i первой группы образуются двухстрочные коды, совокупность которых соответствует результатам выполнения первой итерации вычисления коэффициентов преобразования. Применительно к чертежу в регистры первой группы 4₁-4₄ с информационных входов 7 через блоки элементов И 1₁, 1₁₃, 1₃, 1₁₄, 1₅, 1₁₅, 1₇, 1₁₆ и блоки элементов ИЛИ 2₁, 2₅, 2₂, 2₆, 2₃, 2₇, 2₄, 2₈, записываются соответственно коды отсчетов входного сигнала х₁, х₂, х₃, х₄, х₁, (-х₂), х₃ (-х₄). Запись осуществляется по сигналу на управляющем входе 8 ввода информации и сигналу на первом тактовом входе 14. Такая организация ввода данных позволяет уменьшить на единицу число итераций.

Итерационный процесс вычислений в соответствии с алгоритмом быстрого преобразования Уолша-Адамара обеспечивается подачей единичного потенциала на вход задания режима устройства 9.

Особенность вычислительного процесса состоит в том, что результат суммирования на выходе сумматоров первой группы 5 представляется двухстрочным кодом. Первая строка является поразрядной суммой и переписывается с первого выхода сумматора первой группы 5 в соответствующий из регистров первой группы 4₁-4₄. Вторая строка представляет поразрядные переносы и с второго выхода сумматора первой группы 5 записывается в соответствующий из регистров первой группы 4₅-4₈. На сумматорах первой группы 5₃, 5₄ реализуется вычитание благодаря подключению инверсных выходов регистров первой группы 4.

После (n-1) итераций в регистрах первой группы 4 формируются двухстрочные коды коэффициентов преобразования. По сигналу на втором тактовом входе 10 устройства двухстрочные коды коэффициентов преобразования из регистров первой группы 4 переписываются в регистры второй группы 6 и выдаются на вторую группу выходов 13.

По сигналу на установочном входе 11 производится установка в "0" регистров первой группы 4, обеспечивая возможность приема очередных 2ⁿ отсчетов входного сигнала. При этом процесс вычисления двухстрочных кодов "новых" коэффициентов преобразования Уолша-Адамара совмещается с процессом преобразования i-го двухстрочного кода "старых" коэффициентов преобразования, записанных в регистрах второй группы 6, в традиционный однострочный код на сумматорах второй группы 3.

Необходимо отметить, что предлагаемое устройство обладает более широкими функциональными возможностями по сравнению с прототипом, т.к. может работать с двухстрочными кодами входных отсчетов сигнала. В этом случае на входы (2i - 1)-го и (3 ˙2ⁿ + i)-го блока 1 элементов И должны быть поданы соответственно первая и вторая составляющие i-го двухстрочного кода отсчета входного сигнала. Далее процесс функционирования устройства аналогичен ранее рассмотренному, за исключением того, что производится не (n-1), а n итераций.

Для технико-экономического обоснования преимуществ заявляемого устройства произведем сравнение по быстродействию заявляемого устройства и базового объекта, в качестве которого выберем прототип, как наиболее быстродействующее из устройств для быстрого преобразования Уолша-Адамара такого класса.

В качестве величины, определяющей быстродействие устройства, выберем время между поступлением групп отсчетов входного сигнала.

В базовом объекте (прототип) время между поступлением групп отсчетов входного сигнала равно времени на обработку устройством одной из таких групп и определяется
Т_б = Т_зап + n ˙Т_и + Т_пр, где Т_зап - время записи отсчетов входного сигнала в регистры первой группы 4,
Т_зап = Т_и + Т_или +Т_RG;
Т_ит - время реализации одной из итерации,
Т_ит = Т_SM + T_и + Т_или + Т_RG;
Т_пр - время преобразования двухстрочного кода результата в однострочный,
Т_пр = Т_п +Т_сум;
Т_и, Т_или, Т_RG - время работы соответственно блоков элементов И, ИЛИ и регистров;
Т_SM, Т_сум - время работы сумматоров первой и второй группы соответственно.

В качестве быстродействующего сумматора второй группы выберем сверхпараллельной сумматор, у которого
Т_сум = (2log_кm + 3) τ, где K = 4; 5 - коэффициент объединения,
τ - время задержки в логическом элементе,
m - разрядность данных.

Результаты расчета Т_пр в предположении, что Т_n = τ , K = 4 и изменении разрядности m от 4 до 64 приведены в табл. 1.

Время преобразования Т_SM четырехстрочного кода на входе сумматора первой группы 5 до двухстрочного кода не зависит от разрядности и определяется
Т_SM = 2 ˙T_c, где Т_с - время работы одноразрядного сумматора, Т_с = 2 τ.

Полагая, что T_RG = 2 τ, получим, что Т_ит = =Т_SM + Т_и + Т_или + Т_RG = 2Т_с + τ+τ+2τ = =4τ+4τ=8τ, а время записи отсчетов входного сигнала
Т_зап = Т_и + Т_или + Т_RG = τ+τ+2τ=4τ.

Результаты расчета Т_б = Т_зап + n ˙T_ит + +Т_пр = 4τ+n˙8τ+T_пр для порядка преобразования n = 2, 4, 8, 16 и разрядности данных m = 4, 8, 16, 32 приведены в табл. 2.

В заявляемом устройстве совмещены операции получения двухстрочного кода результата и преобразования его к однострочному коду, поэтому интервал поступления очередных отсчетов входного сигнала будет определяться временем, необходимым для получения двухстрочного кода результата.

Время, необходимое для получения двухстрочного кода результата, как видно из анализа работы заявляемого устройства, определяется как
T_з=T_зап+(n-1)T_ит=
= 4τ+(n-1)8τ=8nτ-4τ. и не зависит от разрядности данных.

Результаты расчета Т_з при различных значениях n приведены в табл. 3. Определим выигрыш W, как
W = Т_б/Т_з. Результаты расчета выигрыша W при n = 2, 4, 8, 16, 32 и изменениях разрядности m от 4 до 64 приведены в табл. 4.

Анализ полученных результатов показывает, что предлагаемое устройство быстрого преобразования Уолша-Адамара превосходит в 1,1-2,4 раза по быстродействию базовый объект, что обеспечит обработку в реальном масштабе времени сигналов с более высокой частотой дискретизации.

Claims (1)

1. УСТРОЙСТВО БЫСТРОГО ПРЕОБРАЗОВАНИЯ УОЛША-АДАМАРА, содержащее 2ⁿ⁺² блоков элементов U (2ⁿ - размерность преобразования), 2ⁿ блоков элементов ИЛИ, 2ⁿ⁺¹ регистров первой группы, две группы по 2ⁿ сумматоров, причем входы i-го блока элементов ИЛИ (i =

   

   ) соединены с выходами (2i - 1)-го и 2i-го блоков элементов И, управляющие входы которых соединены соответственно с управляющим входом ввода информации и входом задания режима устройства, (2i - 1)-й информационный вход которого соединен с информационным входом (2i - 1)-го блока элементов И, вход задания режима устройства соединен с управляющим входом (2ⁿ⁺¹ + i)-го блока элементов И, информационный вход которого соединен с выходом поразрядных переносов i-го сумматора первой группы, выход поразрядных сумм которого соединен с информационным входом 2i-го блока элементов И, выход i-го блока элементов ИЛИ соединен с информационным входом i-го регистра первой группы, вход сброса которого соединен с одноименным входом (2ⁿ + i)-го регистра первой группы и установочным входом устройства, i-й выход первой группы которого соединен с выходом i-го сумматора второй группы, прямой выход (2j - 1)-го регистра первой группы (j =

   

   ) соединен с первыми входами j-го и (2^n-1 + j)-го сумматоров первой группы, вторые входы которых соединены соответственно с прямым и инверсным выходами 2j-го регистра первой группы, прямой выход (2ⁿ + 2j - 1)-го регистра первой группы соединен с третьими входами j-го и (2^n-1 + j) сумматоров первой группы, четвертые входы которых соединены соответственно с прямым и инверсным выходами (2ⁿ + 2j)-го регистра первой группы, отличающееся тем, что, с целью повышения быстродействия, оно содержит с (2ⁿ + 1)-го по 2ⁿ⁺¹-й блоки элементов ИЛИ и 2ⁿ⁺¹ регистров второй группы, причем 2i-й информационный вход устройства соединен с информационным входом (3 · 2ⁿ + i)-го блока элементов И, управляющий вход которого соединен с управляющим входом ввода информации устройства, выходы (3 · 2ⁿ + i)-го и (2ⁿ⁺¹ + i)-го блоков элементов И соединены с входами (2ⁿ + i)-го блока элементов ИЛИ, выход которого соединен с информационным входом (2ⁿ + i)-го регистра первой группы, тактовый вход которого соединен с одноименным входом i-го регистра первой группы и первым тактовым входом устройства, второй тактовый вход которого соединен с одноименными входами всех регистров второй группы, выходы (2i - 1)-го и 2i-го регистров которой соединены с входами i-го сумматора второй группы и являются i-м двустрочным выходом второй группы устройства, прямой выход i-го регистра первой группы соединен с информационным входом (2i - 1)-го регистра второй группы, информационный вход 2i-го регистра второй группы соединен с прямым выходом (2ⁿ + i)-го регистра первой группы.

Images