RU2022485C1

RU2022485C1 - Matched digital filter of digital frequency-shift keyed signals

Info

Publication number: RU2022485C1
Authority: RU
Inventors: М.Г. Вяткин; П.И. Горбунов; М.В. Савищева
Original assignee: Вяткин Михаил Георгиевич
Priority date: 1990-06-18
Filing date: 1990-06-18
Publication date: 1994-10-30

Abstract

FIELD: radio engineering. SUBSTANCE: matched digital filter of digital frequency-shift keyed signals has frequency recirculator, first, second, third switches, first, second storage units, first, second key units, threshold unit, decoder unit, N accumulators, maximum number selecting unit, first, second, third threshold shaping units, synchronizing unit. First threshold shaping unit has first, second, third switches, N/2 minimum number selecting unit, first, second adders, first, second dividers, first, second multipliers, first, second, third registers, minimum-number selecting unit, variable-ratio divider, storage unit, adder. N/2 minimum-number selecting unit has N comparators, first, second counters, first, second, third keys, first, second pulse shapers, NOR gate, OR gate, decoder, flip-flop. Minimum-number selecting unit has N comparators, first, second, third keys, strobe shaper, adder, first, second delay elements, first, second counters, decoder, fourth and fifth keys. Third threshold shaping unit has key unit, N/2 minimum-number separating unit, adder, divider, multiplier, first, second registers. Series-connected threshold unit, decoder unit, and second key unit have OR gate, AND gate, first, second, and third comparators, first and second keys. Synchronizing unit has master oscillator, first, second, third frequency dividers, strobe shaper, first, second through seventh keys, delay element, reference-frequency shaper, pulse shaper. EFFECT: provision for shaping rejection thresholds within filter passband independent of input-noise, narrow-band noise and pulse noise level due to signal analysis in time-frequency plane, improved noise immunity of filter. 3 cl, 7 dwg

Description

Изобретение относится к радиотехнике. The invention relates to radio engineering.

Цель изобретения - повышение помехоустойчивости. The purpose of the invention is to increase noise immunity.

На фиг. 1 приведена структурная схема цифрового согласованного фильтра сигналов с дискретной частотной манипуляцией; на фиг. 2 - схема блока формирования порога; на фиг. 3 - структурная схема блока выбора N/2 минимальных чисел; на фиг. 4 - структурная схема блока выбора минимальных чисел; на фиг. 5 - схема третьего блока формирования порога; на фиг. 6 - схема последовательно соединенных порогового блока, блока дешифраторов и второго блока ключей; на фиг. 7 - схема блока синхронизации. In FIG. 1 shows a structural diagram of a digital matched filter of signals with discrete frequency shift keying; in FIG. 2 is a diagram of a threshold formation unit; in FIG. 3 is a block diagram of a block for selecting N / 2 minimum numbers; in FIG. 4 is a block diagram of a block for selecting minimum numbers; in FIG. 5 is a diagram of a third threshold formation unit; in FIG. 6 is a diagram of a series-connected threshold block, a block of decoders and a second block of keys; in FIG. 7 is a diagram of a synchronization unit.

Цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией содержит частотный рециркулятор 1, первый компаратор 2, первый блок памяти 3, первый блок ключей 4, второй блок памяти 5, второй коммутатор 6, пороговый блок 7, блок 8 дешифраторов, второй блок ключей 9, третий коммутатор 10, N- сумматоров-накопителей 11, блок 12 выбора максимального числа, первый, второй и третий блоки 13-15 формирования порогов, блок 16 синхронизации. Digitally matched signal filter with discrete frequency shift keying contains a frequency recirculator 1, a first comparator 2, a first memory block 3, a first key block 4, a second memory block 5, a second switch 6, a threshold block 7, a block 8 of decoders, a second block of keys 9, a third the switch 10, N-adders-drives 11, the block 12 select the maximum number, the first, second and third blocks 13-15 of the formation of thresholds, block 16 synchronization.

Первый блок 13 формирования порога содержит первый коммутатор 17, первый сумматор 18, первый делитель 19, второй коммутатор 20, блок 21 памяти, третий коммутатор 22, блок 23 выбора N/2 минимальных чисел, второй сумматор 24, второй делитель 25, первый умножитель 26, первый регистр 27, блок 28 выбора минимальных чисел, делитель 29 с переменным коэффициентом деления, второй умножитель 30, второй регистр 31, сумматор 32, третий регистр 33. The first threshold generation unit 13 comprises a first switch 17, a first adder 18, a first divider 19, a second switch 20, a memory unit 21, a third switch 22, a minimum number N / 2 selector 23, a second adder 24, a second divider 25, a first multiplier 26 , the first register 27, the block 28 of the selection of the minimum numbers, the divider 29 with a variable division ratio, the second multiplier 30, the second register 31, the adder 32, the third register 33.

Блок 22 выбора N/2 минимальных чисел содержит N компараторов 34, первый счетчик 35, первые ключи 36, вторые ключи 37, первый формирователь 38 импульса, третьи ключи 39, схему ИЛИ-НЕ 40, схему ИЛИ 41, второй счетчик 42, дешифратор 43, второй формирователь 44 импульса, триггер 45. Block 22 of the selection of N / 2 minimum numbers contains N comparators 34, the first counter 35, the first keys 36, the second keys 37, the first driver 38 of the pulse, the third keys 39, the circuit OR NOT 40, the circuit OR 41, the second counter 42, the decoder 43 , second pulse shaper 44, trigger 45.

Блок 28 выбора минимальных чисел содержит N компараторов 46, первые ключи 47, формирователь 48 стробов, вторые ключи 49, сумматор 50, третьи ключи 51, первый элемент задержки 52, первый счетчик 53, второй счетчик 54, дешифратор 55, второй элемент задержки 56, четвертый и пятый ключи 57 и 58. The minimum number selection unit 28 contains N comparators 46, first keys 47, gate generator 48, second keys 49, adder 50, third keys 51, first delay element 52, first counter 53, second counter 54, decoder 55, second delay element 56, fourth and fifth keys 57 and 58.

Третий блок 15 формирования порога содержит блок 59 ключей, блок 60 выделения N/2 минимальных чисел, сумматор 61, делитель 62, умножитель 63, первый и второй регистры 64 и 65. The third block 15 of the formation of the threshold contains a block of 59 keys, a block 60 of allocating N / 2 minimum numbers, an adder 61, a divider 62, a multiplier 63, the first and second registers 64 and 65.

Последовательно соединенные пороговый блок 7, блок 8 и второй блок ключей 9 содержит элемент И 67, первый, второй и третий компараторы 68-1, 68-2 и 68-3, первые и вторые ключи 69-1, 69-2. The threshold block 7, block 8, and the second block of keys 9 are connected in series and contains an element And 67, the first, second and third comparators 68-1, 68-2 and 68-3, the first and second keys 69-1, 69-2.

Блок 16 синхронизации содержит задающий генератор 70, первый, второй и третий делители частоты 71, 72, 73, формирователь 74 стробов, первые, вторые, третьи, четвертые, пятые, шестые, седьмые ключи 75-81, элемент 82 задержки, формирователь 83 опорных частот, формирователь 84 импульсов. Synchronization block 16 contains a master oscillator 70, first, second and third frequency dividers 71, 72, 73, gate generator 74, first, second, third, fourth, fifth, sixth, seventh keys 75-81, delay element 82, reference driver frequencies, shaper 84 pulses.

Устройство работает следующим образом. The device operates as follows.

Входной сигнал в виде аддитивной смеси полезного сигнала и шумов поступает на вход частотного рециркулятора 1. Значения огибающей с выхода всех N каналов частотного рециркулятора 1 в цифровой форме одновременно с частотой F_э следования элементов сигнала через первый коммутатор 2 подаются в буферный первый блок памяти 3. Числа, снятые в каждый момент отсчета с частотного рециркулятора 1, записываются в один столбец первого блока памяти 3, при этом отсчеты снимаются с отдельного выхода частотного рециркулятора 1, заносятся в одну постоянную строку, характеризуя одну частоту сигнала.The input signal in the form of an additive mixture of the useful signal and noise is fed to the input of the frequency recirculator 1. The envelope values from the output of all N channels of the frequency recirculator 1 in digital form simultaneously with the frequency F _e of the signal elements through the first switch 2 are fed into the buffer first memory unit 3. The numbers taken at each moment of counting from the frequency recirculator 1 are recorded in one column of the first memory block 3, while the samples are taken from a separate output of the frequency recirculator 1, are entered into one constant with rock, one characterizing signal frequency.

Когда будут заполнены все N столбцов буферного первого блока памяти 3, первый коммутатор 2 импульсной последовательностью F_к = F_э/N будет приведен в исходное состояние, а из первого блока памяти 3 при помощи первого блока ключей 4 все числа будут перезаписаны во второй блок памяти 5 с тем, чтобы входной сигнал мог обрабатываться в реальном темпе времени. За время Т_к = 1/F_к = N τ_э двоичные числа из второго блока памяти 5 должны быть обработаны и он должен быть готов для новой загрузки.When all N columns of the buffer of the first memory block 3 are filled, the first switch 2 will be restored to the initial state by the pulse sequence F _к = Ф _э / N, and from the first memory block 3, using the first key block 4, all numbers will be overwritten into the second memory block 5 so that the input signal can be processed in real time. During the time T _k = 1 / F _k = N τ _e, binary numbers from the second memory block 5 should be processed and it should be ready for a new download.

Из второго блока памяти 5 двоичные числа используются для предварительного формирования порогов с целью режекции помех для последующего формирования отклика согласованного фильтра. На первом этапе обработки формируются пороги режекции помех. Для этого с выходов второго блока памяти 5 двоичные числа подаются одновременно на первый блок 13 по результатам анализа узкополосных помех П_у, на второй блок 14 - по результатам анализа импульсных помех П и на третий блок 15 - по результатам анализа уровня шумов П_ш.From the second block of memory 5, binary numbers are used to preliminarily form thresholds for the purpose of rejecting interference for the subsequent generation of the response of a matched filter. At the first stage of processing, thresholds for interference rejection are formed. To do this, from the outputs of the second memory unit 5, binary numbers are simultaneously supplied to the first block 13 according to the results of the analysis of narrow-band interference P _y , to the second block 14 - according to the results of the analysis of impulse noise P and to the third block 15 - according to the results of the analysis of the noise level P _w .

Сущность формирования порога П_у по результатам анализа узкополосных помех заключается в следующем. Поскольку каждая узкополосная помеха влияет на уровень отсчетов в одном или двух смежных фильтров частотного рециркулятора 1 в течение достаточно длительного времени t > > τ_э , ее влияние проявится в уровне отсчетов в одной (или двух смежных) строке второго блока памяти 5.The essence of the formation of the threshold P _y according to the results of the analysis of narrow-band interference is as follows. Since each narrow-band interference affects the readout level in one or two adjacent filters of the frequency recirculator 1 for a sufficiently long time t>> τ _e , its effect will appear in the readout level in one (or two adjacent) lines of the second memory block 5.

Поэтому для режекции помех порог формируется следующим образом. Вычисляется среднее значение отсчетов A_iср в каждой строке второго блока памяти 5. Из всех средних выбирается N/2 наименьших. При этом считается, что этим самым отобраны строки без узкополосных помех. Эти N/2 наименьших средних усредняются на N/2, берутся с коэффициентом γ_у1 , учитывающим возможное превышение помехи над сигналом, и по этому предварительному порогу П_у.пр= 2

A

/N отбраковываются все средние A_iср по строкам - те из них, которые превышают предварительный порог, отбрасываются, а те средние значения, которые меньше предварительного порога, принимаются для формирования порога. Для этого они суммируются, усредняются, т.е. делятся на число средних, не превышающих предварительный порог, берутся с весом γ_у2 и подаются на вход сумматора, на другой вход которого поступает двоичное число, характеризующее уровень шумов. Выходное число с выхода сумматора и является порогом П_у.Therefore, for rejection of interference, the threshold is formed as follows. The average value of samples A _iav in each row of the second memory block 5 is calculated. N / 2 of the smallest ones are selected from all the average. At the same time, it is believed that by this, rows without narrowband interference are selected. These N / 2 of the smallest averages are averaged over N / 2, taken with the coefficient γ _у1 , taking into account the possible excess of interference over the signal, and according to this preliminary threshold P _у.пр = 2

A

/ N all the average A _iav for the rows are rejected - those that exceed the preliminary threshold are discarded, and those average values that are less than the preliminary threshold are accepted to form the threshold. To do this, they are summed, averaged, i.e. divided by the number of averages not exceeding the preliminary threshold, taken with a weight γ _y2 and fed to the input of the adder, the other input of which receives a binary number characterizing the noise level. The output number from the output of the adder and is the threshold P _y .

Все описанные операции выполняются первым блоком 13 в следующем порядке. Первый коммутатор 17 подключает ячейки i-й строки второго блока памяти 5 к выходам первого сумматора 18, в котором двоичные числа суммируются, усредняются первым делителем 19 на N/2 и через синхронно работающий второй коммутатор 20 среднее по i-й строке значение A

=

A_j/Nподается в i-ю ячейку блока памяти 21. После завершения опроса всех строк второго блока памяти 5 и заполнения ячеек блока 21 третьим коммутатором 22 все средние значения A_iср одновременно подаются на вход блока 23. Блок 23 последовательно выбирают N/2 наименьших средних чисел, которые подаются на вход второго сумматора 24. Сумма N/2 наименьших средних подается на второй делитель 25, с выхода которого через первый умножитель 26 с весом γ_у1 подается на вход первого регистра 27, выход которого соединен с опорным входом блока 28. Число с выхода первого регистра 27 представляет собой промежуточный порог (взвешенное среднее N/2 средних), который служит для дальнейшей обработки средних из блока 21.All described operations are performed by the first block 13 in the following order. The first switch 17 connects the cells of the i-th row of the second memory block 5 to the outputs of the first adder 18, in which the binary numbers are summed, averaged by the first divider 19 by N / 2 and through the synchronously working second switch 20 the average value of the Ath row A

=

A _j / N is supplied to the i-th cell of the memory block 21. After completing the polling of all the rows of the second memory block 5 and filling the cells of the block 21 with the third switch 22, all the average values of A _{iср are} simultaneously fed to the input of the block 23. Block 23 sequentially select the N / 2 smallest the average numbers that are fed to the input of the second adder 24. The sum N / 2 of the smallest averages is fed to the second divider 25, from the output of which through the first multiplier 26 with a weight γ _γ1 is fed to the input of the first register 27, the output of which is connected to the reference input of block 28. The number from the first reg Stra 27 is an intermediate threshold (weighted average of N / 2 medium), which serves for further processing from the secondary unit 21.

Когда формирование предварительного порога заканчивается, все средние с выхода блока 21 подключаются на вход блока 28. В блоке 28 происходит режекция, т. е. исключение из обработки при формировании порога П_у тех средних вычисленных по строкам, которые превышают величину предварительного порога. Средние значения, не превышающие его, т.е. характеризующие строки, не пораженные узкополосными помехами, накапливаются в блоке 28, с выхода которого поступают на один вход делителя 29, на установочный вход которого поступает число М, равное числу средних, не превышающих предварительный порог. Частное, не усредненное по М значение, с выхода делителя 29, взятое с весом γ_у2второго умножителя 30, поступает на вход второго регистра 31, где запоминается и хранится до того времени, когда во втором блоке 15 будет сформирован этот порог. Значения числа с выхода второго регистра 31 и числа с выхода второго блока 15 при этом суммируются в сумматоре 32 и с его выхода как окончательное значение порога П_у подаются на третий регистр 33.When the formation of the preliminary threshold ends, all the averages from the output of block 21 are connected to the input of block 28. In block 28, a notch occurs, that is, an exception to processing when forming the threshold P _for those average calculated by the lines that exceed the value of the preliminary threshold. Average values not exceeding it, i.e. characterizing lines that are not affected by narrow-band interference are accumulated in block 28, from the output of which they go to one input of the divider 29, to the installation input of which there is a number M equal to the number of averages not exceeding the preliminary threshold. The particular value, not averaged over M, from the output of the divider 29, taken with a weight γ _{y2 of the} second multiplier 30, is fed to the input of the second register 31, where it is stored and stored until that threshold is generated in the second block 15. The values of the numbers from the output of the second register 31 and the numbers from the output of the second block 15 are summed up in the adder 32 and from its output as the final value of the threshold П _у are supplied to the third register 33.

Значения средних A_iсрподаются на входы компараторов 34-1...34-N, на вторые входы которых подается с выхода первого счетчика 35, запоминаемого счетными импульсами, прошедшими через первые и вторые ключи 36 и 37. По мере увеличения числа на счетчике (в исходном состоянии оно было равно 0) на одном из компараторов произойдет превышение этого числа значением A_iср. На выходе того же компаратора произойдет смена потенциала на выходах, которая первым формирователем импульса 38 превратится в относительно кратковременный импульс, который открывает соответствующий третий ключ 39 и число A_iср, подаваемое на сигнальный вход ключа, проходит на выход блока 23. Импульс с первого формирователя 38 через схему ИЛИ-НЕ 40 закрывает первый ключ 36, чтобы прекратить поступление счетных импульсов и исключить практически одновременное срабатывание двух или нескольких компараторов 34. Эти же импульсы через схему ИЛИ 41 заполняют второй счетчик 42 для определения числа сработавших компараторов. Когда это число достигнет N/2, на дешифраторе 43 появится перепад потенциала, который через второй формирователь импульса 44 сбросит показания первого счетчика 35 и второго счетчика 42, переведет триггер 45 в состояние, которое посредством второго ключа 37 прекратит поступление счетных импульсов и прекратит работу блока 23.The mean values A _icr are supplied to the inputs of the comparators 34-1 ... 34-N, the second inputs of which are supplied from the output of the first counter 35, remembered by the counting pulses passing through the first and second keys 36 and 37. As the number on the counter increases ( in the initial state, it was 0) on one of the comparators, this number will be exceeded by the value of A _iav . The output of the same comparator will change the potential at the outputs, which by the first pulse shaper 38 will turn into a relatively short-term pulse, which opens the corresponding third key 39 and the number A _iср , supplied to the signal input of the key, passes to the output of block 23. The pulse from the first shaper 38 through the OR-NOT 40 circuit closes the first key 36 to stop the flow of counting pulses and to exclude almost simultaneous operation of two or more comparators 34. The same pulses through the OR 41 they use a second counter 42 to determine the number of comparators that have worked. When this number reaches N / 2, a potential drop will appear on the decoder 43, which, through the second pulse shaper 44, will reset the readings of the first counter 35 and the second counter 42, transfer the trigger 45 to a state that, by means of the second key 37, will stop the flow of counting pulses and stop the unit 23.

Средние по строкам A_iср с третьего компаратора 22 подаются на первые входы компараторов 46 (46-1...46-N), на другие входы которых подается число с выхода первого регистра 27, играющие роль порога. В зависимости от соотношения величины чисел A_iср и порога компаратора 46 установятся в различные состояния. Все одноименные выходы компараторов 46 соединены с первыми управляющими входами первых ключей 47, сигнальные входы которых соединены с входами соответствующих компараторов. На вторые управляющие входы первых ключей 47 подаются стробы с формирователя 48, который запускается счетными импульсами, проходящими через второй ключ 49. На управляющий вход второго ключа 49 подается разрешающий потенциал с триггера 45 блока 23 после окончания вычисления предварительного порога. Стробами с формирователя 48 поочередно опрашиваются первые ключи 47, и там, где числа A_iср не превышают порог и на первых входах первых ключей 47 существует разрешающий потенциал с выхода компаратора, через открывающие ключи числа A_iср проходят для накопления на сумматор 50. Аналогично через третьи ключи 51, управляемые по двум входам, проходят счетные импульсы, задержанные первым элементом задержки 52. Число прошедших через третьи ключи 51 счетных импульсов, определяемое числом находящихся в соответствующем положении компараторов 46, подсчитывается первым счетчиком 53, а общее число счетных импульсов подсчитывается вторым счетчиком 54. Когда все каналы будут опрошены и второй счетчик 54 накопит число A_iср, на выходе дешифратора 55 проявится перепад потенциала, который открывает ключи 57 и 58 для выдачи содержимого сумматора 50 (делимое) и содержимого первого счетчика 53 (делитель), которые поступают на выходы блока 28. Перепад потенциала подается на управление записью второго регистра 31, на третий блок 15, на третий коммутатор 22 и триггер 45 блока 23 для установки их в исходное состояние. С выхода второго элемента задержки 56 период потенциала подается на сброс второго счетчика 54, на считывание с второго регистра 31 и для управления записью на третий регистр 33.The row _averages A _iav from the third comparator 22 are supplied to the first inputs of the comparators 46 (46-1 ... 46-N), the other inputs of which are supplied with the number from the output of the first register 27, which play the role of a threshold. Depending on the ratio of the magnitude of the numbers A _iav and the threshold of the comparator 46, they will be set to different states. All the outputs of the same name of the comparators 46 are connected to the first control inputs of the first keys 47, the signal inputs of which are connected to the inputs of the respective comparators. The second control inputs of the first keys 47 are supplied with gates from the shaper 48, which is triggered by counting pulses passing through the second key 49. The enable potential from the trigger 45 of block 23 is supplied to the control input of the second key 49 after the calculation of the preliminary threshold. The gates from the shaper 48 alternately interrogate the first keys 47, and where the numbers A _icr do not exceed the threshold and at the first inputs of the first keys 47 there is a resolving potential from the output of the comparator, the numbers A _iср pass through the open keys for accumulation to the adder 50. Similarly, through the third the keys 51 controlled by two inputs pass counting pulses delayed by the first delay element 52. The number of counting pulses transmitted through the third keys 51 is determined by the number of comparators 46 in the corresponding position, counting is the first counter 53, and the total number of counting pulses is counted by the second counter 54. When all the channels are polled and the second counter 54 accumulates the number A _icr , a potential difference will appear at the output of the decoder 55, which opens the keys 57 and 58 to output the contents of the adder 50 (divisible ) and the contents of the first counter 53 (divider), which are fed to the outputs of block 28. The potential difference is applied to the write control of the second register 31, to the third block 15, to the third switch 22 and trigger 45 of block 23 to set them to their initial state. From the output of the second delay element 56, the potential period is sent to reset the second counter 54, to read from the second register 31 and to control the write to the third register 33.

Третий блок 15 работает следующим образом. The third block 15 operates as follows.

Сигнальные входы блоков ключей 59-1...59-N соединены с выходами второго блока памяти 5 так, что на каждый блок ключей 59-i заведены выходы ячеек одной i-й строки матрицы. В состав каждого блока 59 входят N ключей по числу ячеек в строке. На управляющие входы блока ключей 59-i заведены выходы блока 60, управляемые импульсами с выходов первого формирователя 38 блока 23. Управление производится так, что в первой же строке с минимальным средним значением A_iср импульс с первого формирователя 38-i через блок 60, блок ключей 59-i и выходы ячеек I-й строки второго блока памяти 5 подключаются по входам блока 60-i выбора, который работает совершенно аналогично блоку 23. Когда будет выбрано N/2 минимальных чисел из i-й строки второго блока памяти 5, прекращается доступ счетных импульсов, ключи 59-i закрываются, минимальные числа проходят на суммирование в сумматор 61. Когда блок 23 выбирает следующее минимальное среднее в строке, заведомо не пораженной узкополосной помехой, снова передается управление блоку 60 третьего блока 15, открывается следующий блок ключей 59 и еще N/2 минимальных чисел будут накоплены в сумматоре 61. Таким образом из каждой строки с минимальным средним, заведомо не содержащей помех, выбирается по N/2 минимальных чисел, заведомо не содержащих полезного сигнала и характеризующих только уровень шумов на входе СФ. Всего будет накоплено (N/2)² отсчетов шума, это позволяет сформулировать статистически достоверную оценку уровня шума.The signal inputs of the key blocks 59-1 ... 59-N are connected to the outputs of the second memory block 5 so that the outputs of the cells of one i-th row of the matrix are wired for each block of keys 59-i. Each block 59 includes N keys by the number of cells in a row. The outputs of block 60, controlled by pulses from the outputs of the first shaper 38 of block 23, are _{connected to the} control inputs of the key block 59-i. The control is performed in such a way that in the first line with a minimum average value A _{iср the} pulse from the first shaper 38-i through block 60, block keys 59-i and the cell outputs of the 1st row of the second memory block 5 are connected to the inputs of the selection block 60-i, which works in exactly the same way as block 23. When N / 2 minimum numbers are selected from the i-th row of the second memory block 5, it stops access of counting pulses, keys 59-i closed If the block 23 selects the next minimum average in the line, which is obviously not affected by the narrow-band interference, control is transferred again to the block 60 of the third block 15, the next key block 59 is opened, and another N / 2 of the minimum numbers will be accumulated in the adder 61. Thus, from each row with a minimum average, obviously not containing interference, N / 2 minimum numbers are selected, obviously not containing a useful signal and characterizing only the noise level at the SF input. A total of (N / 2) ² noise samples will be accumulated, this allows us to formulate a statistically reliable estimate of the noise level.

Число из сумматора 61 усредняется делителем 62 и взятое с весом γ_ш в умножителе 63 записывается в первый регистр 64 в качестве порога П_ш. Когда в первом и втором блоках 13 и 14 заканчивается формирование чисел и запись их во вторые регистры 31 и 31-1, на входы управления считыванием всех этих регистров (31, 31-1 и 64) поступает сигнал управления. Число с выхода второго регистра 64 подается на входы сумматоров 32 и 32-1, на вторые входы которых поступают соответственно числа с вторых регистров 31 и 31-1. Числа с выхода сумматоров, представляющие собой окончательное значение порогов П_н и П_исоответственно, подаются на запись и третьи регистры 33 и 33-1. Этим заканчивается второй этап работы согласованного фильтра - формирование всех трех пороговых значений: порог по результатам анализа узкополосных помех П_у, порог по результатам анализа импульсных помех П_и и порог по результатам анализа уровня шумов П_ш.The number from the adder 61 is averaged by the divider 62 and taken with the weight γ _w in the multiplier 63 is recorded in the first register 64 as the threshold P _w . When the formation of numbers and writing them to the second registers 31 and 31-1 ends in the first and second blocks 13 and 14, a control signal is received at the read control inputs of all these registers (31, 31-1 and 64). The number from the output of the second register 64 is fed to the inputs of the adders 32 and 32-1, the second inputs of which respectively receive the numbers from the second registers 31 and 31-1. The numbers from the output of the adders, representing the final value of the thresholds P _n and P _and, respectively, are fed to the record and the third registers 33 and 33-1. This completes the second phase of the matched filter - the formation of all three threshold values: the threshold of an assay of narrowband interferers P _y, threshold on the analysis of impulse noise n _and the threshold and an assay of the noise level P _w.

На следующем этапе производится режекция помех и формирование отклика СФ. Пороги с выхода первого, второго и третьего блоков 13, 14 и 15 подаются на опорные входы порогового блока 7. Вторым коммутатором 6 с ячеек второго блока памяти 5 на вход порогового блока 7 подаются по одиночке числа, характеризующие отсчеты входного сигнала. Эти числа подаются на объединенные сигнальные входы первого, второго и третьего компараторов 68-1, 68-2, 68-3 и на сигнальный вход ключа 69-2. На опорный вход первого компаратора 68-1 подается с первого блока 13 порог П_у, на второй компаратор 68-2 - порог П_ш с третьего блока 15, а на третий компаратор 68-3 - порог П_и с второго блока 14. Выходы первого и третьего компараторов (S < П) 68-1 и 68-3 и выход (S > П) второго компаратора 68-2 заведены на входы трехвходовой схемы И 67 в блоке 8, выход которой соединен с управляющим входом второго ключа 69-2, на сигнальный вход которого подается входной сигнал с второго коммутатора 6. Если этот сигнал удовлетворяет перечисленным выше условиям, т.е. превышает порог П_ш и, наоборот, не превышает пороги П_у и П_и, он проходит на выход второго блока 9 ключей. Выходы первого и третьего компараторов (S > П) 68-1 и 68-3 и выход (S < П) второго компаратора 68-2 соединены с входами схемы ИЛИ 66, выход которой соединен с управляющим входом первого ключа 69-1, поэтому если сигнал на входе порогового блока 7 удовлетворяет хотя бы одному из этих условий, на выход второго блока ключей 9 проходит двоичное число 0, подаваемое на сигнальный вход первого ключа 69-1. Таким образом, для формирования отклика СФ не используются шумовые отсчеты и режектированные отсчеты, характеризующие помехи в полосе сигнала.At the next stage, noise is rejected and the SF response is formed. The thresholds from the output of the first, second, and third blocks 13, 14, and 15 are fed to the reference inputs of the threshold block 7. The second switch 6, from the cells of the second memory block 5, supplies the numbers of the input signal samples individually to the input of the threshold block 7. These numbers are fed to the combined signal inputs of the first, second and third comparators 68-1, 68-2, 68-3 and to the signal input of the key 69-2. At first reference input of the comparator 68-1 is supplied with the first block 13 _in the threshold n, the second comparator 68-2 - P _w threshold from the third block 15, and the third comparator 68-3 - P threshold _and a second block 14. The outputs of the first and the third comparators (S <П) 68-1 and 68-3 and the output (S> П) of the second comparator 68-2 are connected to the inputs of the three-input circuit And 67 in block 8, the output of which is connected to the control input of the second key 69-2, to the signal input of which an input signal is supplied from the second switch 6. If this signal satisfies the conditions listed above, i.e. exceeds the threshold P _w and, conversely, does not exceed the thresholds P _y and P _and , it passes to the output of the second block of 9 keys. The outputs of the first and third comparators (S> П) 68-1 and 68-3 and the output (S <П) of the second comparator 68-2 are connected to the inputs of the OR circuit 66, the output of which is connected to the control input of the first key 69-1, therefore, if the signal at the input of the threshold block 7 satisfies at least one of these conditions, the binary number 0 passes to the output of the second block of keys 9, which is supplied to the signal input of the first key 69-1. Thus, noise samples and notched samples, characterizing the interference in the signal band, are not used to form the SF response.

Сигнал с выхода второго блока ключей 9 поступает на вход третьего коммутатора 10, выходы которого соединены с входом N сумматоров-накопителей 11. Третий коммутатор 10 тактируется в N раз медленнее второго коммутатора 6. Входы второго коммутатора 6 соединены с ячейками второго блока памяти 5 в порядке диагоналей, включающих ячейки, номера которых соответствуют порядку следования частот в сигнале с соответствующим циклическим сдвигом номеров ячеек. Поэтому пока второй коммутатор 6 на вход порогового блока 7 подает сигналы с ячеек одной диагонали, третий коммутатор 10 подключен к входу одного из N сумматора-накопителя 11. Затем второй коммутатор 6 начинает опрашивать ячейки другой диагонали, и сигналы из этих N ячеек подаются для накопления в другой из N сумматоров-накопителей 11. N сумматоров-накопителей 11 формируют непосредственно отклик СФ. Когда будут опрошены все N х N ячеек второго блока памяти 5, сформируются суммы во всех N сумматорах-накопителях 11, блок 12 выбирает из этих сумм наибольшую, являющуюся откликом согласованного фильтра. The signal from the output of the second block of keys 9 goes to the input of the third switch 10, the outputs of which are connected to the input N of the adders 11. The third switch 10 is clocked N times slower than the second switch 6. The inputs of the second switch 6 are connected to the cells of the second memory block 5 in the order diagonals, including cells, the numbers of which correspond to the sequence of frequencies in the signal with the corresponding cyclic shift of cell numbers. Therefore, while the second switch 6 sends signals from the cells of one diagonal to the input of the threshold block 7, the third switch 10 is connected to the input of one of the N adders-accumulators 11. Then the second switch 6 begins to interrogate the cells of the other diagonal, and the signals from these N cells are fed for accumulation in the other of N accumulators-accumulators 11. N accumulators-accumulators 11 directly form the response of the SF. When all N x N cells of the second memory block 5 are interrogated, sums are generated in all N adders-storages 11, block 12 selects the largest of these sums, which is the response of the matched filter.

Работа всех узлов согласованного фильтра синхронизируется управляющими сигналами с выхода блока 16. Колебания с задающего генератора 70 через делитель частоты поступают на формирователь 83, который предназначен для генерирования сетки частот, обеспечивающей работу частотного рециркулятора 1. На выходе формирователя 84 образуется импульсная последовательность, которая поступает на второй и третий делители частоты 72 и 73. С выхода третьего делителя 73 импульсная последовательность поступает на формирователь 74. Стробы с его выхода задают временные режимы узлов согласованного фильтра, определяя время формирования средних A_iср, время формирования порогов П_у, П_и и П_ш и время режекции помех и формирования отклика СФ. Стробы управляют работой всех ключей, через которые импульсные последовательности с выхода второго делителя 72 подаются на узлы согласованного фильтра. Требуемые соотношения между частотой импульсов в последовательностях определяются вторым делителем частоты 72.The operation of all nodes of the matched filter is synchronized by control signals from the output of block 16. Oscillations from the master oscillator 70 through the frequency divider are fed to the driver 83, which is designed to generate a frequency grid that ensures the operation of the frequency recirculator 1. At the output of the driver 84, a pulse sequence is generated, which is fed to the second and third frequency dividers 72 and 73. From the output of the third divider 73, the pulse sequence enters the former 74. The strobes from its output set the time ennye modes matched filter units, determining the formation of secondary _ICP A, the formation of thresholds P _y, _and P and P _w and time interference rejection response and formation SF. The strobes control the operation of all keys through which the pulse sequences from the output of the second divider 72 are supplied to the nodes of the matched filter. The required relationship between the pulse frequency in the sequences is determined by the second frequency divider 72.

Claims

1. A DIGITAL AGREED SIGNAL FILTER FOR DISCRETE FREQUENCY MANIPULATION, comprising a series-connected frequency recirculator, a first switch, a first memory block, a first key block, a second memory block, a second switch, a threshold block, a decoder block, a second key block and a third switch, and N accumulators, the outputs of which are connected to the matching inputs of the maximum number selection block, the output of which is the output of a digital matched filter, as well as the first and second blocks of formation according to horns and a synchronization unit, while the outputs of the second memory unit are connected by the inputs of the first and second threshold generation units, the outputs of which are connected to the reference inputs of the threshold unit, and the second output of the second threshold formation unit is connected to an additional input of the first threshold formation unit, while the first group of outputs the synchronization unit is connected to the reference inputs of the frequency recirculator, the first clock input of which is connected to the first clock output of the synchronization unit, the second clock input of which is connected to the second sync input of the frequency recirculator interconnected and the clock input of the first comparator, the installation input of which, combined with the sync input of the first block of keys, the installation inputs of the second and third switches and N adders, is connected to the eighth sync output of the synchronization block, the installation input of the first threshold generation unit is connected with the third clock input of the synchronization block, the clock input of the second switch is with the fourth output of the synchronization block, and the combined clock outputs the first and second threshold generation units are connected to the seventh sync output of the synchronization unit, characterized in that, in order to increase noise immunity, a third threshold generation unit is introduced into it, the signal inputs of which are connected to the output of the second memory unit, and the output to the third reference input of the threshold unit , the additional input of the third threshold forming unit is combined with the additional input of the first threshold forming unit, the output of the second switch is additionally connected to the second signal input of the second key lock, the output of the third switch is with the signal inputs of N adders, the clock inputs of which are connected to the clock input of the second switch, the pulse output group, as well as the write control output and the read control output of the first threshold block are connected to the corresponding inputs of the second threshold block , the installation input of the third threshold forming unit is combined with a similar input of the first threshold forming unit, the combined first clock inputs of the first and third its threshold forming units are connected to the fifth sync output of the synchronization unit, the combined second clock input of the first and first clock input of the third threshold generating units - with the ninth sync output of the synchronization unit, the combined counting inputs of the first and third threshold generating units - with the tenth sync output of the synchronization unit, the counting input of the second the threshold forming unit is connected to the eleventh sync output of the synchronization unit, the clock input of the third switch is connected to the sixth sync output of the block Synchronizing with the seventh sinhrovyhodom which is connected to the fourth threshold sinhrovyhod third forming unit.

2. The device according to claim 1, characterized in that the first block for forming a threshold comprises a first switch, an adder, a divider, a second switch, a memory block, a third switch, a N / 2 minimum number selector, a second adder, a second divider, a multiplier , a register, the output of which is connected to the reference input of the minimum number selection block, the signal inputs of which are connected to the second group of outputs of the third switch, and the outputs are connected to the divider with a variable division coefficient in series, the second mind with a second register, a third adder and a third register, the output of which is the output of the threshold forming unit, with additional clock outputs of the N / 2 minimum number selector connected to the clock inputs of the third switch, the second adder, the first register and the N / 2 minimum number selector , the additional timing outputs of which are connected to the sync outputs of the second and third registers, the third switch and the N / 2 block of minimum numbers.

3. The device according to claim 1, characterized in that the second threshold generation unit contains N key blocks, the inputs of which are inputs of the threshold generation unit, and the outputs are connected to the inputs of the N / 2 minimum number selection unit, the combined outputs of which are connected to the adder connected in series , divider, multiplier, and first and second registers, while the output of the second register is the first, and the output of the first register is the second output of the threshold formation unit, N / 2 minimum numbers are connected to the control inputs of the corresponding key blocks, and their combined clock outputs - with the clock output of the adders.