Claims (1)
Устройство для определения значений эксплуатационных характеристик обслуживаемых изделий, содержащее первый блок перемножения, выход которого соединен со вторым входом первого сумматора, выход которого подключен к первому входу второго сумматора, второй вход которого связан с выходом первого таймера и с входом четвертого элемента задержки, а выход соединен с первым входом блока деления, выход которого связан непосредственно с первым входом, а через пятый элемент задержки - со вторым входом первого компаратора, второй выход которого связан с первым входом второго триггера, выход которого подключен к первому входу второго таймера и ко второму входу элемента памяти, первый триггер, блок нелинейности, первый, четвертый, пятый, шестой и седьмой вентили, схему ИЛИ, первый, второй и третий элементы задержки, интегратор, второй компаратор, отличающееся тем, что в него введены блок памяти, второй и третий вентили, второй блок перемножения, шестой элемент задержки, восьмой и девятый вентили, причем входы устройства с первого по четвертый являются соответствующими входами блока памяти, пятый вход которого соединен с первым входом первого таймера и с выходом первого триггера, первый вход которого является пятым входом устройства, а второй вход связан с управляющими входами восьмого и девятого вентилей, со вторым выходом второго компаратора, с третьим входом элемента памяти и со вторым входом второго триггера, первый вход которого подключен к управляющим входам первого, третьего, четвертого, пятого, шестого и седьмого вентилей, выход седьмого вентиля является первым выходом устройства, а его информационный вход через второй элемент задержки подключен к выходу первого сумматора, первый вход которого соединен с первым выходом блока памяти, второй выход которого подключен к первому входу первого блока перемножения, второй вход которого соединен с выходом первого вентиля и со вторым входом интегратора, выход которого связан непосредственно со вторым входом блока деления и через второй элемент задержки - с информационным входом шестого вентиля, выход которого является третьим выходом устройства, вторым выходом которого является выход пятого вентиля, информационный вход которого соединен со вторым входом первого компаратора, первый выход которого подключен ко второму входу первого таймера, выход которого соединен с первым входом интегратора и с информационным входом третьего вентиля, выход которого подключен к первому входу схемы ИЛИ, выход которой соединен со вторым входом блока нелинейности, а второй вход подключен к выходу второго таймера непосредственно и через первый элемент задержки - к информационному входу девятого вентиля, выход которого является шестым выходом устройства, пятым выходом которого является выход восьмого вентиля, информационный вход которого через шестой элемент задержки соединен с выходом второго блока перемножения и со вторым входом второго компаратора, первый выход которого подключен ко второму входу второго таймера, а первый вход - к выходу второго вентиля, разрешающий вход которого соединен с выходом второго триггера, а информационный вход - с четвертым выходом блока памяти, третий выход которого является первым входом блока нелинейности, второй вход которого соединен с выходом схемы ИЛИ, а выход подключен к информационному входу первого вентиля и к первому входу второго блока умножения, второй вход которого соединен с выходом элемента памяти, информационный вход которого подключен ко второму выходу устройства, четвертым выходом которого является выход четвертого вентиля, информационный вход которого соединен с выходом четвертого элемента задержки.
A device for determining the values of the operational characteristics of serviced products, comprising a first multiplication unit, the output of which is connected to the second input of the first adder, the output of which is connected to the first input of the second adder, the second input of which is connected to the output of the first timer and the input of the fourth delay element, and the output is connected with the first input of the division unit, the output of which is connected directly to the first input, and through the fifth delay element, with the second input of the first comparator, the second output of which it is connected with the first input of the second trigger, the output of which is connected to the first input of the second timer and to the second input of the memory element, the first trigger, the nonlinearity block, the first, fourth, fifth, sixth and seventh gates, the OR circuit, the first, second and third delay elements, an integrator, a second comparator, characterized in that a memory block, a second and third gate, a second multiplication block, a sixth delay element, an eighth and a ninth gate are inserted into it, the inputs of the device from the first to the fourth being the corresponding inputs of the memory block a fifth input which is connected to the first input of the first timer and to the output of the first trigger, the first input of which is the fifth input of the device, and the second input is connected to the control inputs of the eighth and ninth gates, with the second output of the second comparator, with the third input of the memory element and with the second input of the second trigger, the first input of which is connected to the control inputs of the first, third, fourth, fifth, sixth and seventh valves, the output of the seventh valve is the first output of the device, and its information input is the second delay element is connected to the output of the first adder, the first input of which is connected to the first output of the memory unit, the second output of which is connected to the first input of the first multiplication unit, the second input of which is connected to the output of the first valve and to the second input of the integrator, the output of which is connected directly to the second the input of the division unit and through the second delay element with the information input of the sixth valve, the output of which is the third output of the device, the second output of which is the output of the fifth valve, and the formation input of which is connected to the second input of the first comparator, the first output of which is connected to the second input of the first timer, the output of which is connected to the first input of the integrator and to the information input of the third gate, the output of which is connected to the first input of the OR circuit, the output of which is connected to the second input of the block nonlinearity, and the second input is connected to the output of the second timer directly and through the first delay element to the information input of the ninth valve, the output of which is the sixth output of the device, the fifth output of which is the output of the eighth gate, the information input of which through the sixth delay element is connected to the output of the second multiplication unit and to the second input of the second comparator, the first output of which is connected to the second input of the second timer, and the first input to the output of the second valve, which allows the input of connected to the output of the second trigger, and the information input to the fourth output of the memory block, the third output of which is the first input of the nonlinearity block, the second input of which is connected to the output of the AND circuit LI, and the output is connected to the information input of the first gate and to the first input of the second multiplication unit, the second input of which is connected to the output of the memory element, the information input of which is connected to the second output of the device, the fourth output of which is the output of the fourth valve, the information input of which is connected to the output fourth element of delay.