Claims (1)
Устройство управления передачей пакетов данных, содержащее последовательно соединенные регистр и дешифратор, отличающееся тем, что дополнительно введены шесть элементов ИЛИ, три элемента И, генератор тактовых импульсов (ГТИ), распределитель импульсов (РИ), таймер, ключ, два дешифратора, триггер, оперативное запоминающее устройство (ОЗУ), репрограммируемое запоминающее устройство (РПЗУ), причем первый и второй входы первого элемента И являются соответственно первым и вторым входами устройства, а выход соединен с первым входом таймера, первым входом генератора тактовых импульсов и с первым входом триггера, первый выход которого является вторым выходом устройства; второй вход триггера соединен с выходом первого элемента ИЛИ, первый вход которого соединен со вторым входом ОЗУ и выходом второго элемента ИЛИ, являясь одновременно четвертым выходом устройства; второй вход первого элемента ИЛИ подключен ко второму входу генератора тактовых импульсов, ко второму входу третьего элемента ИЛИ и к выходу второго дешифратора, вход которого соединен с выходом ОЗУ, являясь одновременно третьим выходом устройства; первый вход ключа является третьим входом устройства и соединен с первым входом ОЗУ, второй вход ключа соединен со вторым выходом РИ, а выход - с первым входом регистра, третий вход которого соединен с выходом третьего элемента ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, а выход подключен к первому входу первого дешифратора, второй вход которого соединен с третьим выходом РИ, а выход с первым входом РПЗУ, второй вход которого соединен с четвертым выходом РИ, а выход является первым выходом устройства; вход третьего дешифратора является четвертым входом устройства, а первый выход соединен с первым входом второго элемента И и вторым входом пятого элемента ИЛИ, второй и третий выходы соединены соответственно с первым и вторым входами шестого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, третьим входом третьего элемента ИЛИ и первым входом пятого элемента ИЛИ; четвертый выход третьего дешифратора соединен с первым входом третьего элемента И и вторым инверсным входом второго элемента И, выход которого соединен с третьим входом ОЗУ; выход таймера соединен с первым входом третьего элемента ИЛИ, вторым инверсным входом третьего элемента И, вторым входом второго элемента ИЛИ и вторым входом РИ; выход третьего элемента И соединен со вторым входом четвертого элемента ИЛИ, первый вход которого соединен с первым выходом РИ; первый вход РИ соединен с выходом ГТИ и третьим входом второго элемента И; выход пятого элемента ИЛИ соединен со вторым входом таймера.
A data packet transmission control device comprising a register and a decoder connected in series, characterized in that six OR elements, three AND elements, a clock pulse generator (GTI), a pulse distributor (RI), a timer, a key, two decoders, a trigger, and an operational one are additionally introduced a memory device (RAM), a programmable memory device (RPSU), wherein the first and second inputs of the first element And are respectively the first and second inputs of the device, and the output is connected to the first input of the timer, th input clock pulse generator and the first input of the flip-flop, whose first output is the second output device; the second trigger input is connected to the output of the first OR element, the first input of which is connected to the second RAM input and the output of the second OR element, being simultaneously the fourth output of the device; the second input of the first OR element is connected to the second input of the clock generator, to the second input of the third OR element and to the output of the second decoder, the input of which is connected to the RAM output, being simultaneously the third output of the device; the first input of the key is the third input of the device and is connected to the first input of RAM, the second input of the key is connected to the second output of the RI, and the output to the first input of the register, the third input of which is connected to the output of the third OR element, the second input to the output of the fourth OR element, and the output is connected to the first input of the first decoder, the second input of which is connected to the third output of the RI, and the output to the first input of the RPM, the second input of which is connected to the fourth output of the RI, and the output is the first output of the device; the input of the third decoder is the fourth input of the device, and the first output is connected to the first input of the second AND element and the second input of the fifth OR element, the second and third outputs are connected respectively to the first and second inputs of the sixth OR element, the output of which is connected to the first input of the second OR element, the third input of the third OR element and the first input of the fifth OR element; the fourth output of the third decoder is connected to the first input of the third element And and the second inverse input of the second element And, the output of which is connected to the third input of RAM; the timer output is connected to the first input of the third OR element, the second inverse input of the third AND element, the second input of the second OR element and the second RI input; the output of the third AND element is connected to the second input of the fourth OR element, the first input of which is connected to the first output of RI; the first input of the RI is connected to the output of the GTI and the third input of the second element And; the output of the fifth OR element is connected to the second input of the timer.