RU2006929C1

RU2006929C1 - Computer system for interval computations

Info

Publication number: RU2006929C1
Authority: RU
Inventors: Ю.А. Желнов
Original assignee: Желнов Юрий Аркадьевич
Priority date: 1991-02-11
Filing date: 1991-02-11
Publication date: 1994-01-30

Abstract

FIELD: computer engineering. SUBSTANCE: device has three processors with memory units, input-output unit and unit for microprogram control. read-only memory unit and commutators are introduced to reduce time of execution of interval arithmetic operations. Second and third memory units are connected to second and third processors through commutators which control inputs are connected to outputs of read-only memory unit. Address inputs of read-only memory unit are connected to outputs of two shift registers which are introduced into first processor and which inputs are connected to outputs of arithmetic-logic unit. Commutators, which inputs are connected to outputs of local memory unit and which outputs are connected to input of arithmetic-logic unit, are introduced in third and second processors. Interval arithmetic is implemented due design of control of commutators. Second and third processors compute lower and upper limits of precise result of computation correspondingly. EFFECT: increased functional capabilities and increased precision. 4 dwg

Description

Устройство относится к цифровой вычислительной технике и может использоваться для анализа точности алгоритмов и программ ЭВМ методом интервальных вычислений (интервальной арифметики), позволяющим определить интервал погрешности вычислений. The device relates to digital computing and can be used to analyze the accuracy of algorithms and computer programs by the method of interval computing (interval arithmetic), which allows you to determine the interval of error of calculations.

Известны способы реализации алгоритмов интервальной арифметики с помощью специальных подпрограмм ЭВМ общего назначения. При этом интервальные операции выполняются на один-два порядка медленнее обычных арифметических операций. Известны многопроцессорные вычислительные системы (например, [1,2] ), позволяющие повысить производительность (в том числе при интервальных вычислениях) за счет параллельного выполнения вычислений на нескольких процессорах. Однако ввиду ограничений распараллеливания быстродействие ЭВМ для интервальных вычислений остается низким (в 4. . . 8 раз ниже номинального). Known methods for implementing interval arithmetic algorithms using special general-purpose computer routines. In this case, interval operations are performed one to two orders of magnitude slower than conventional arithmetic operations. Multiprocessor computing systems are known (for example, [1, 2]), which make it possible to increase productivity (including in interval computing) due to parallel execution of calculations on several processors. However, due to the limitations of parallelization, the computer performance for interval computing remains low (4.... 8 times lower than the nominal).

Наиболее близкой к предлагаемому устройству по технической сущности является известная многопроцессорная вычислительная система, содержащая несколько процессоров с модулями оперативной памяти и общее управляющее устройство [2] . Closest to the proposed device in technical essence is the well-known multiprocessor computing system containing several processors with RAM modules and a common control device [2].

Цель изобретения заключается в повышении быстродействия многопроцессорной вычислительной системы при реализации интервальных арифметических вычислений. The purpose of the invention is to improve the performance of a multiprocessor computing system when implementing interval arithmetic calculations.

Цель достигается тем, что в вычислительную систему, содержащую три процессора, каждый из которых содержит арифметико-логический блок и блок локальной памяти, три оперативных запоминающих устройства, устройство ввода-вывода и блок микропрограммного управления, введен блок постоянной памяти и шесть коммутаторов. Входы-выходы системы соединены с информационными входами-выходами первой группы устройства ввода-вывода, вторая, третья и четвертая группы входов-выходов которого соединены соответственно с входами-выходами первого, второго и третьего запоминающих устройств. Вход кода операций (команд) системы соединен с информационным входом блока микропрограммного управления. Выходы групп с первой по пятую блока микропрограммного управления соединены соответственно с управляющим входом первого оперативного запоминающего устройства, входом микрокоманды первого процессора, с управляющими входами второго и третьего оперативных запоминающих устройств, с входами микрокоманды второго и третьего процессоров, с управляющим входом устройства ввода-вывода. Первый, второй и третий выходы первого процессора соединены соответственно с первым адресным входом блока, вторым адресным входом блока постоянной памяти и входом первого оперативного запоминающего устройства, выход которого соединен с информационным входом первого процессора. Первые выходы второго и третьего процессоров соединены соответственно с информационными входами второго и третьего оперативных запоминающих устройств, выходы которых соединены соответственно с первыми и вторыми информационными входами первого, второго, третьего и четвертого коммутаторов. Выходы первого и второго коммутаторов соединены соответственно с информационными входами пятого коммутатора, выход которого соединен с первым информационным входом второго процессора. Выходы третьего и четвертого коммутаторов соединены соответственно с информационными входами шестого коммутатора, выход которого связан с первым информационным входом третьего процессора. The goal is achieved in that a computing system containing three processors, each of which contains an arithmetic logic unit and a local memory unit, three random access memory devices, an input-output device and a microprogram control unit, introduces a read-only memory unit and six switches. The inputs and outputs of the system are connected to the information inputs and outputs of the first group of input-output devices, the second, third, and fourth groups of inputs and outputs of which are connected respectively to the inputs and outputs of the first, second, and third storage devices. The input of the system operation (command) code is connected to the information input of the microprogram control unit. The outputs of the groups one through five of the microprogram control unit are connected respectively to the control input of the first random access memory, the input of the micro command of the first processor, the control inputs of the second and third random access memory devices, the inputs of the micro command of the second and third processors, and the control input of the input-output device. The first, second and third outputs of the first processor are connected respectively to the first address input of the block, the second address input of the read-only memory block and the input of the first random access memory, the output of which is connected to the information input of the first processor. The first outputs of the second and third processors are connected respectively to the information inputs of the second and third random access memory devices, the outputs of which are connected respectively to the first and second information inputs of the first, second, third and fourth switches. The outputs of the first and second switches are connected respectively to the information inputs of the fifth switch, the output of which is connected to the first information input of the second processor. The outputs of the third and fourth switches are connected respectively to the information inputs of the sixth switch, the output of which is connected to the first information input of the third processor.

В первый процессор введены первый и второй сдвигающие регистры, информационные входы которых соединены соответственно с первым и вторым выходами арифметико-логического блока. Выходы первого и второго сдвигающих регистров арифметико-логического блока соединены соответственно с первым и вторым выходами первого процессора. Информационный вход первого процессора соединен с входом его блока локальной памяти и первым информационным входом арифметико-логического блока, второй информационный вход которого соединен с выходом блока локальной памяти. Третий выход арифметико-логического блока подключен к выходу первого процессора и к входу блока локальной памяти. Вход кода микрокоманды первого процессора соединен с управляющим входом блока локальной памяти, входом кода операции арифметико-логического блока и управляющими входами первого и второго сдвигающих регистров. The first and second shift registers are introduced into the first processor, the information inputs of which are connected respectively to the first and second outputs of the arithmetic-logical unit. The outputs of the first and second shift registers of the arithmetic-logical unit are connected respectively with the first and second outputs of the first processor. The information input of the first processor is connected to the input of its local memory block and the first information input of the arithmetic-logical block, the second information input of which is connected to the output of the local memory block. The third output of the arithmetic-logical unit is connected to the output of the first processor and to the input of the local memory block. The microcommand code input of the first processor is connected to the control input of the local memory block, the input of the operation code of the arithmetic-logical block, and the control inputs of the first and second shift registers.

Первые информационные входы во втором и третьем процессорах соединены соответственно с входом блока локальной памяти и с первым информационным входом арифметико-логического блока. Выход арифметико-логического блока соединен с первым информационным выходом процессора и с входом блока локальной памяти. Во второй и третий процессоры введены по три коммутатора, причем выходы блоков локальной памяти соединены с первыми информационными входами первого и второго коммутаторов и с вторым информационным входом процессора. Выходы первого и второго коммутаторов соединены с информационными входами третьего коммутатора, выход которого соединен с вторым информационным входом арифметико-логического блока. Второй выход второго процессора соединен с вторым информационным входом третьего процессора, а второй выход третьего процессора - с вторым информационным входом второго процессора. Вход кода микрокоманды во втором и третьем процессорах соединен с управляющим входом блока локальной памяти и входом кода операции арифметико-логического блока. Управляющие входы первого, второго и третьего коммутаторов соединены соответственно с первым, вторым и третьим управляющими входами процессора. The first information inputs in the second and third processors are connected respectively to the input of the local memory block and to the first information input of the arithmetic-logical block. The output of the arithmetic-logical unit is connected to the first information output of the processor and to the input of the local memory unit. Three switches are introduced into the second and third processors, and the outputs of the local memory blocks are connected to the first information inputs of the first and second switches and to the second information input of the processor. The outputs of the first and second switches are connected to the information inputs of the third switch, the output of which is connected to the second information input of the arithmetic-logical unit. The second output of the second processor is connected to the second information input of the third processor, and the second output of the third processor is connected to the second information input of the second processor. The microcode command input in the second and third processors is connected to the control input of the local memory block and the input of the operation code of the arithmetic-logical block. The control inputs of the first, second and third switches are connected respectively to the first, second and third control inputs of the processor.

Первый выход блока постоянной памяти соединен с управляющим входом первого коммутатора и первым управляющим входом второго процессора, второй выход блока постоянной памяти соединен с управляющим входом второго коммутатора и вторым управляющим входом второго процессора, третий выход - с управляющим входом третьего коммутатора и первым управляющим входом третьего процессора и четвертый выход - с управляющим входом четвертого коммутатора и вторым управляющим входом третьего процессора. Управляющие входы пятого и шестого коммутаторов, а также третьи управляющие входы второго и третьего процессоров соединены с выходом блока микропрограммного управления. The first output of the permanent memory block is connected to the control input of the first switch and the first control input of the second processor, the second output of the permanent memory block is connected to the control input of the second switch and the second control input of the second processor, the third output is with the control input of the third switch and the first control input of the third processor and the fourth output with the control input of the fourth switch and the second control input of the third processor. The control inputs of the fifth and sixth switches, as well as the third control inputs of the second and third processors are connected to the output of the microprogram control unit.

На фиг. 1 приведена функциональная схема вычислительной системы для интервальных вычислений; на фиг. 2 - временные диаграммы; на фиг. 3 - пример реализации блока микропрограммного управления; на фиг. 4 - пример реализации устройства ввода-вывода. In FIG. 1 shows a functional diagram of a computing system for interval computing; in FIG. 2 - time charts; in FIG. 3 is an example implementation of a microprogram control unit; in FIG. 4 is an example implementation of an input / output device.

Вычислительная система для интервальных вычислений содержит процессоры 1, 2, 3, оперативные запоминающие устройства 4, 5, 6, устройство 7 ввода-вывода, вход 8 кода операций системы, блок 9 микропрограммного управления, блок 10 постоянной памяти с выходами u1, u2,

1,

2, первый сдвигающий регистр 11, второй сдвигающий регистр 12, арифметико-логические блоки 13, 14, 15 процессоров, блоки 16, 17, 18 локальной памяти и коммутаторы 19-30.The computing system for interval computing comprises

processors

1, 2, 3,

random access memory

4, 5, 6, an input / output device 7, an input 8 of a system operation code, a microprogram control unit 9, a read-only memory unit 10 with outputs u1, u2,

1,

2, the first shift register 11, the second shift register 12,

arithmetic logic units

13, 14, 15 of the processors,

local memory units

16, 17, 18, and switches 19-30.

На фиг. 2 t - время, t_o - время выполнения арифметической операции, t_ио - время выполнения интервальной арифметической операции, 31 - диаграмма работы первого процессора, 32 - диаграмма работы второго и третьего процессоров, 33 - считывание команды первого процессора, 34 и 35 - выборка в первом процессоре соответственно первого и второго операндов, 36 - выполнение операции в первом процессоре, 37 - запись кода операции в первый сдвигающий регистр 11 (регистр кода операции), 38 - сдвиг кода в регистре 11 кода операций вправо, 39 и 40 - запись кодов знаков соответственно первого и второго операндов во второй сдвигающий регистр 12 (регистр знаков операндов), 41 - сдвиг вправо кода в регистре 12 знаков операндов, 42 - считывание из блока постоянной памяти управляющих кодов u1, u2,

1,

2, 43 - считывание команды второго и третьего процессоров, 44 и 45 - выборка первого и второго операндов во втором и третьем процессорах, 46 - выполнение команды во втором и третьем процессорах.In FIG. 2 t - time, t _o - time to complete an arithmetic operation, t _io - time to complete an interval arithmetic operation, 31 - diagram of the first processor, 32 - diagram of the second and third processors, 33 - reading the instructions of the first processor, 34 and 35 - selection in the first processor, respectively, of the first and second operands, 36 - performing the operation in the first processor, 37 - writing the operation code in the first shift register 11 (operation code register), 38 - shifting the code in the register 11 of the operation code to the right, 39 and 40 - writing codes characters respectively n of the first and second operands to the second shifting register 12 (register of operand characters), 41 - right shift of the code in the register of 12 operand characters, 42 - reading of the control codes u1, u2 from the read-only memory block,

1,

2, 43 - reading the instructions of the second and third processors, 44 and 45 - selecting the first and second operands in the second and third processors, 46 - executing the command in the second and third processors.

Вычислительная система выполняет интервальные арифметические операции над парами приближенных чисел А, В, заданных в виде интервалов своих граничных значений в соответствии с алгоритмами
A+B= [a_н, а_в] +[b_н, b_в] = [a_н+b_н, а_в+b_в] ;
A-B= [а_н, а_в] -[b_н, b_в] = [а_н-b_в, а_в- b_н] ;
A˙B= [a_н, а_в] ·[b_н, b_в] = [min { a_н˙b_н, а_н˙b_в, а_в˙b_н, а_в˙b_в} , (1)
max { a_н˙b_н, а_н˙b_в, а_в˙b_н, а_в˙b_в} ] ;
A/B= [a_н, а_в] /[b_н, b_в] = [min { a_н/b_н, а_н/b_в, а_в/b_н, а_в/b_в} ,
max { a_н/b_н, а_н/b_в, а_в/b_н, а_в/b_в} ] , где а_н, а_в - соответственно нижняя и верхняя границы числа А;
b_н, b_в - нижняя и верхняя границы числа В;
min { . . . } и max { . . . } - соответственно минимальное и максимальное из чисел, записанных в скобках.The computing system performs interval arithmetic operations on pairs of approximate numbers A, B, specified as intervals of its boundary values in accordance with the algorithms
A + B = [a _n , and _in ] + [b _n , b _in ] = [a _n + b _n , and _in + b _in ];
AB = [a _n , a _c ] - [b _n , b _c ] = [a _n- b _c , and _c - b _n ];
A˙B = [a _n, and _in] · [b _n, b _a] = [min {a _n ˙b _n and _n ˙b _in, and _in ˙b _n, _and _in ˙b}, (1 )
max {a _n ˙b _n , but _n ˙b _c , and _in ˙b _n , and _in ˙b _c }];
A / B = [a _n, and _a] / [b _n, b _a] = [min {a _n / b _n and _n / b _a, _and / b _n, and _a / b _a}
max {a _n / b _n and _n / b _a, _and / b _n, and _a / b _a}], where a _n, _and - respectively lower and upper limits of A;
b _n , b _in - the lower and upper boundaries of the number B;
min {. . . } and max {. . . } - respectively, the minimum and maximum of the numbers written in brackets.

В процессоре 1 (в арифметико-логическом блоке 13) программно или схемно реализуется округление до ближайшего по модулю машинного числа, в процессоре 2 (в арифметико-логическом блоке 14) - округление до ближайшего меньшего числа (округление с "недостатком") и в процессоре 3 (в арифметико-логическом блоке 15) результаты арифметических операций округляются до ближайшего большего числа (округление с "избытком"). Вычислительная система работает так, что процессор 1, используя оперативное запоминающее устройство 4, выполняет обычные приближенные (ввиду округлений) вычисления по программе, хранящейся в памяти устройства 4. Процессор 2 при этом вычисляет в соответствии с алгоритмами (1) нижние границы приближенных результатов, для хранения которых используется оперативное запоминающее устройство 5 или блок 17 локальной памяти, а процессор 3 вычисляет верхние границы чисел, размещая их в оперативной памяти устройства 6 или в блоке 18 локальной памяти. In processor 1 (in the arithmetic-logical unit 13) rounding to the closest modulo number is implemented in software or circuitry, in processor 2 (in the arithmetic-logical unit 14) rounding to the nearest lower number (rounding with a "defect") and in the processor 3 (in the arithmetic-logical unit 15), the results of arithmetic operations are rounded to the nearest larger number (rounding with "excess"). The computing system operates in such a way that processor 1, using random access memory 4, performs the usual approximate (due to rounding) calculations using the program stored in the memory of processor 4. In this case, processor 2 calculates the lower bounds of the approximate results in accordance with the algorithms (1), for the storage of which uses a random access memory 5 or a local memory unit 17, and the processor 3 calculates the upper bounds of the numbers by placing them in the RAM of the device 6 or in the local memory unit 18.

Вычисление нижних и верхних границ результатов арифметических операций в процессорах 2 и 3 обеспечивается соответствующей выборкой нижних и верхних границ каждого из операндов из оперативной памяти устройств 5, 6 или из блоков 17, 18 локальной регистровой памяти, что обеспечивается с помощью коммутаторов 19-30, управляемых выходными кодами блока 10 постоянной памяти. Логика работы блока постоянной памяти и коммутаторов поясняется таблицей. The calculation of the lower and upper bounds of the results of arithmetic operations in processors 2 and 3 is provided by a corresponding selection of the lower and upper bounds of each operand from the RAM of devices 5, 6 or from blocks 17, 18 of the local register memory, which is ensured by switches 19-30 controlled by the output codes of block 10 of read-only memory. The logic of the read-only memory block and switches is illustrated in the table.

Процессор 1 работает в соответствии с диаграммой 31 (фиг. 2). После поступления на вход 8 кода операции системы очередной операции (например, из оперативного запоминающего устройства 4), т. е. считывания команды - 33, в 2n-разрядный регистр 11 кода операции записывается n-разрядный код операции (поступающий из блока микропрограммного управления на вход кода операции арифметико-логического блока) - 37 и код в регистре 11 сдвигается на n разрядов вправо - 38. При этом код выполняемой операции (сложения, вычитания, умножения или деления) размещается в n старших разрядах регистра 11, а n младших разрядов освобождаются для приема кода операции следующей команды (операции). После выборки первого операнда - 34 (из оперативной или локальной памяти) код его знака ("0" или "1") записывается - 39 в первый разряд четырехразрядного регистра 12 знаков операндов. Аналогично после считывания второго операнда - 35 код его знака записывается - 40 во второй разряд регистра 12 знаков операндов, после чего код в регистре 12 сдвигается на два разряда вправо - 41. При этом в двух старших разрядах регистра 12 размещаются коды первого и второго операндов выполняемой операции, а два младших разряда регистра освобождаются для приема кодов знаков операндов следующей операции. The processor 1 operates in accordance with diagram 31 (FIG. 2). After the next operation system operation code is received at input 8 (for example, from random access memory 4), i.e., the command is read - 33, an n-bit operation code (coming from the microprogram control unit) is written to the 2n-bit register 11 of the operation code the input of the operation code of the arithmetic-logical unit) is 37 and the code in the register 11 is shifted by n bits to the right - 38. In this case, the code of the operation to be performed (addition, subtraction, multiplication or division) is placed in the n high order bits of the register 11, and the n lower order bits are freedto receive the operation code of the next command (operation). After selecting the first operand - 34 (from main or local memory), the code of its sign ("0" or "1") is written - 39 in the first bit of the four-digit register of 12 characters of the operands. Similarly, after reading the second operand - 35, the code of its sign is written - 40 to the second digit of the register of 12 operand characters, after which the code in the register 12 is shifted by two bits to the right - 41. In this case, the codes of the first and second operands are executed in the two upper bits of register 12 operations, and the two least significant bits of the register are freed to receive the operand character codes of the next operation.

Затем (n+2)-разрядный код с выходов регистров 11 и 12 подается на адресные входы блока 10 постоянной памяти, из которого в соответствии с логикой таблицы считываются - 42 управляющие коды u1, u2,

1,

2. Они переключают коммутаторы 19-22, 25-29 в положение, при котором блоки оперативной и локальной памяти, содержащие нижние или верхние границы операндов, подключаются соответствующим образом к процессору 2 или 3. При этом коммутаторы 19, 21, 23, 25 устанавливаются в положение, соответствующее логике выборки первого операнда, а коммутаторы 20, 22, 24, 26 - в положение выборки второго операнда.Then the (n + 2) -bit code from the outputs of

registers

11 and 12 is fed to the address inputs of the read-only memory block 10, from which, in accordance with the table logic, 42 control codes u1, u2, are read

1,

2. They switch the switches 19-22, 25-29 to the position in which the blocks of RAM and local memory containing the lower or upper boundaries of the operands are connected accordingly to the

processor

2 or 3. In this case, the

switches

19, 21, 23, 25 are installed to the position corresponding to the sampling logic of the first operand, and the

switches

20, 22, 24, 26 to the sampling position of the second operand.

После завершения выполнения команды в процессоре 1 начинается ее одновременное выполнение в процессорах 2 и 3, показанное на диаграмме 32 и включающее фазы считывания кода команды - 43, считывание первого и второго операндов - 44, 45 и выполнение - 46. В результате на втором и третьем процессорах вычисляются соответственно нижняя и верхняя границы точного результата, т. е. завершается выполнение интервальной операции. Таким образом, для каждой команды в системе выполняются два этапа: на первом этапе в процессоре 1 выполняется обычная операция, а на втором - в процессорах 2 и 3 выполняется собственно интервальная операция. При этом выполнение текущей команды в процессорах 2 и 3 совмещено по времени с выполнением процессором 1 следующей команды программы, т. е. обеспечивается конвейерный режим работы процессоров 1 и 2, 3. After completion of the command execution in processor 1, its simultaneous execution in processors 2 and 3 begins, shown in diagram 32 and including the phases for reading the command code - 43, reading the first and second operands - 44, 45, and execution - 46. As a result, on the second and third processors are calculated, respectively, the lower and upper boundaries of the exact result, i.e., the interval operation is completed. Thus, for each command in the system, two stages are performed: in the first stage, a normal operation is performed in processor 1, and in the second, an interval operation is performed in processors 2 and 3. Moreover, the execution of the current command in processors 2 and 3 is time-aligned with the execution by processor 1 of the next program command, i.e., the pipelined mode of operation of processors 1 and 2, 3 is provided.

Управление работой арифметико-логических блоков 13, 14, 15, блоков 16, 17, 18 и 4, 5, 6 локальной и оперативной памяти, регистров 11, 12, а также устройства 8 ввода-вывода осуществляется кодами микрокоманд, формируемыми блоком 9 микропрограммного управления. Один из выходов блока 9 выдает код признака операнда ( α= 0 при выборке первого операнда и α= 1 при выборке второго операнда), который подается на управляющие входы коммутаторов 23, 24, 27, 30. The operation of the arithmetic-logical blocks 13, 14, 15, blocks 16, 17, 18 and 4, 5, 6 of the local and random access memory, registers 11, 12, and also of the input-output device 8 is carried out by micro-command codes generated by the microprogram control unit 9 . One of the outputs of block 9 gives the operand attribute code (α = 0 for the first operand and α = 1 for the second operand), which is fed to the control inputs of the switches 23, 24, 27, 30.

В результате выполнения любой арифметической операции в процессоре 1 вычисляется приближенный (в силу округлений) результат, в процессоре 2 - нижнее граничное значение результата, а в процессоре 3 - его верхнее граничное значение. При выполнении неарифметических команд каждый из процессоров скоммутирован со своим оперативным запоминающим устройством и блоком локальной памяти и результаты операции в каждом из процессоров идентичны. As a result of performing any arithmetic operation in processor 1, an approximate (due to rounding) result is calculated, in processor 2 - the lower boundary value of the result, and in processor 3 - its upper boundary value. When performing non-arithmetic instructions, each of the processors is switched with its own random access memory and a local memory unit, and the results of the operation in each of the processors are identical.

Из временных диаграмм видно, что время выполнения одиночной интервальной арифметической операции t_ио, которое суммируется из времени выполнения операции процессором 1 и процессорами 2, 3, увеличивается по сравнению с временем t_o обычной операции только в два раза. При выполнении реальных вычислений в результате конвейерного режима работы процессора 1 и процессоров 2, 3 задержка интервальных вычислений относительно обычных практически отсутствует (равна времени выполнения машинной команды). Таким образом, вычислительная система для интервальных вычислений имеет существенно более высокое быстродействие при интервальных вычислениях, чем известная система.From the time diagrams it can be seen that the execution time of a single interval arithmetic operation t _io , which is summed from the execution time of the operation by the processor 1 and the processors 2, 3, increases only twice as compared with the time t _{o of the} usual operation. When performing real calculations as a result of the conveyor mode of operation of processor 1 and processors 2, 3, there is practically no delay in interval computing relative to conventional ones (equal to the execution time of the machine instruction). Thus, the computing system for interval computing has a significantly higher performance in interval computing than the known system.

Емкость блока 10 постоянной памяти, в которой записана таблица переключения коммутаторов, составляет шестнадцать четырехразрядных слов (кодов u1, u2,

1,

2) или шестнадцать двухразрядных слов с организацией прямых (u1, u2) и инверсных (

1,

2) выходов.The capacity of the read-only memory block 10 in which the switch switching table is recorded is sixteen four-bit words (codes u1, u2,

1,

2) or sixteen two-digit words with the organization of direct (u1, u2) and inverse (

1,

2) exits.

Блок 9 микропрограммного управления системы может быть реализован в виде двух аналогичных управляющих устройств 47, 48 (фиг. 3). Вход кода операции (команды) системы соединен с s младшими разрядами (0, . . . , s-1) сдвигающего 2s-разрядного регистра 49 команд (s - разрядность команды), в которые записывается очередная команда для процессора 1. В старших s разрядах регистра при этом размещается предыдущая команда первого процессора, выполняемая в процессорах 2 и 3. После выполнения i-й команды в процессоре 1 и (i-1)-й команды в процессорах 2, 3 код в регистре 49 сдвигается на s разрядов вправо, при этом в s старших разрядах регистра размещается i-я команда, а младшие s разрядов регистра освобождаются для приема (i+1)-й команды. Выходы управляющего устройства 47 соединены с входами процессора 1, устройства 4 и устройства 7 ввода-вывода, а выходы управляющего устройства 48 - с входами процессоров 2, 3, блоков 5, 6 памяти и управляющим входом устройства ввода-вывода. The microprogram control unit 9 of the system can be implemented in the form of two similar control devices 47, 48 (Fig. 3). The input of the operation code (command) of the system is connected to the s least significant bits (0, ..., s-1) of the shifting 2s-bit register of 49 instructions (s is the bit capacity of the instruction) into which the next instruction is written for processor 1. In the upper s bits in this case, the previous command of the first processor is placed, executed in processors 2 and 3. After the i-th command in processor 1 and the (i-1) th command in processors 2, 3 are executed, the code in register 49 is shifted s bits to the right, when in the s high bits of the register the i-th command is placed, and the lower s bits of the register are placed ozhdayutsya for receiving the (i + 1) -th command. The outputs of the control device 47 are connected to the inputs of the processor 1, the device 4, and the input / output device 7, and the outputs of the control device 48 are connected to the inputs of the processors 2, 3, memory blocks 5, 6, and the control input of the input / output device.

Устройство 7 ввода-вывода системы (фиг. 4) может быть реализовано в виде трех устройств 50, 51, 52 ввода-вывода, соединенных с входами-выходами оперативных запоминающих устройств 4, 5, 6 и с входом-выходом системы. Выход каждого из устройств 50, 51, 52 соединен с двумя другими через буферные регистры 53, 54, 55. Это позволяет в каждом из процессоров системы оценивать точность выполняемых вычислений, например, путем допускового контроля погрешности. (56) 1. Патент США N 4199811, кл. G 06 F 15/16, опублик. 1980. The device 7 input-output system (Fig. 4) can be implemented in the form of three devices 50, 51, 52 input-output connected to the inputs and outputs of random access memory devices 4, 5, 6 and with the input-output of the system. The output of each of the devices 50, 51, 52 is connected to the other two via buffer registers 53, 54, 55. This allows in each of the processors of the system to evaluate the accuracy of the calculations performed, for example, by tolerance control of the error. (56) 1. U.S. Patent No. 4,199,811, CL. G 06 F 15/16, published. 1980.

2. Прангишвили И. В. и др. Параллельные вычислительные системы с общим управлением. М. : Энергоатомиздат, 1983, с. 65, рис. 2.2в. 2. Prangishvili I.V. et al. Parallel computing systems with general control. M.: Energoatomizdat, 1983, p. 65, fig. 2.2c.

Claims

COMPUTING SYSTEM FOR INTERVAL COMPUTATIONS, comprising three processors, an input / output device, three random access memory devices and a microprogram control unit, each of the processors containing an arithmetic logic unit and a local memory unit, characterized in that six switches and a constant unit are introduced into the system memory, moreover, the information inputs and outputs of the system are connected respectively with the information inputs and outputs of the first group of the input-output device, information inputs and outputs of the second, of the network and the fourth group of which are connected respectively to the information inputs / outputs of the first, second and third random access memory, the system operation code input is connected to the information input of the microprogram control unit, the outputs of the first to fifth microprogram control units are connected respectively to the control inputs of the first random access memory devices, with the input of the microcommand code of the first processor, with the control inputs of the second and third random access memory properties with the microcode instructions of the second and third processors and with the control inputs of the input-output device, the first, second and third outputs of the first processor are connected respectively to the first and second address inputs of the read-only memory block and to the information input of the first random access memory, the output of which is connected with the information input of the first processor, the first outputs of the second and third processors are connected respectively to the information inputs of the second and third random access memory devices properties whose outputs are connected respectively to the first and second information inputs of the switches from the first to fourth, the outputs of the first and second switches are connected respectively to the information inputs of the fifth switch, the output of which is connected to the first information input of the second processor, the outputs of the third and fourth switches are connected respectively to the information the inputs of the sixth switch, the output of which is connected to the first information input of the third processor, the second output of the second processor connected to the second information input of the third processor, the second output of the third processor is connected to the second information input of the second processor, the output of the microprogram control unit is connected to the control inputs of the fifth and sixth switches and to the first control inputs of the second and third processors, the first output of the permanent memory unit is connected to the control the input of the first switch and with the second control input of the second processor, the second output of the read-only memory block is connected to the control input of the third ommutator and with the second control input of the third processor, the third output of the permanent memory unit is connected to the control input of the second switch and the third control input of the second processor, the fourth output of the permanent memory unit is connected to the control input of the fourth switch and the third control input of the third processor, and to the first the processor introduced the first and second shift registers, while in the first processor the input of the microcommand code is connected respectively to the input of the arithmetic-logical operation code about the node, with the control inputs of the first and second shift registers, with the control input of the local memory block, the output of which is connected to the first information input of the arithmetic-logical node, the second information input of which is connected to the information input of the first processor, the first and second outputs of the arithmetic-logical node connected respectively to the information inputs of the first and second shift registers, the outputs of which are connected respectively to the first and second outputs of the first processor, the third output of arithms the tiko-logical node is connected to the information input of the local memory and to the third output of the first processor, while three switches are introduced into the second and third processors, and in the second and third processors the microcode instructions are connected respectively to the input of the operation code of the arithmetic-logical node, with the control input of the local memory unit, the output of the arithmetic-logical unit is connected to the information input of the local memory unit and to the first output of the processor, the first information input of which is connected to the first the information input of the arithmetic-logical node, the output of the local memory block is connected to the second processor output and to the first information inputs of the first and second switches, the outputs of which are connected respectively to the information inputs of the third switch, the output of which is connected to the second information input of the arithmetic-logical node, the second information the processor input is connected to the second information inputs of the first and second switches, the first, second and third control inputs of the processor are connected ootvetstvenno to control inputs of the first, second and third switches.