RU2497180C1 - Apparatus for boundary composite coding in interval computations - Google Patents
Apparatus for boundary composite coding in interval computations Download PDFInfo
- Publication number
- RU2497180C1 RU2497180C1 RU2012135704/08A RU2012135704A RU2497180C1 RU 2497180 C1 RU2497180 C1 RU 2497180C1 RU 2012135704/08 A RU2012135704/08 A RU 2012135704/08A RU 2012135704 A RU2012135704 A RU 2012135704A RU 2497180 C1 RU2497180 C1 RU 2497180C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- bits
- multiplexer
- inputs
- Prior art date
Links
Images
Abstract
Description
Изобретение относится к технике организации интервальных вычислений в формате с плавающей запятой и направлено на повышение точности оценивания интервальных границ при заданной разрядности кода, хранимого в памяти ЭВМ. Предполагается, что промежуточные вычисления могут выполняться с большей разрядностью, чем разрядность чисел сохраняемых в памяти ЭВМ. Предлагаемое устройство использует 64 разряда для совместного кодирования двух границ арифметического интервала.The invention relates to techniques for organizing interval calculations in a floating point format and is aimed at improving the accuracy of estimating interval boundaries for a given bit depth of a code stored in a computer memory. It is assumed that intermediate calculations can be performed with a greater capacity than the capacity of the numbers stored in computer memory. The proposed device uses 64 bits for joint coding of two boundaries of the arithmetic interval.
Известны метод и аппаратура для представления арифметических интервалов в вычислительной системе (US 6658443 B1, 02.12.2003).A known method and apparatus for representing arithmetic intervals in a computer system (US 6658443 B1, 02/02/2003).
Система выполняет вычислительные операции по правилам интервальной арифметики, получая результат вычислений в виде интервала. Результирующий интервал представлен первым числом в формате с плавающей запятой, являющимся первой границей интервала и вторым числом в формате с плавающей запятой, являющимся второй границей интервала. Оба числа, представляющие границы интервала, независимо записываются в память компьютера.The system performs computational operations according to the rules of interval arithmetic, receiving the result of calculations in the form of an interval. The resulting interval is represented by the first number in the floating point format, which is the first boundary of the interval, and the second number in the floating point format, which is the second boundary of the interval. Both numbers representing the boundaries of the interval are independently recorded in the computer's memory.
Сущность технического решения проявляется в ситуациях, когда интервалы становятся очень большими, то есть когда значимость результата в значительной степени является утерянной.The essence of the technical solution is manifested in situations where the intervals become very large, that is, when the significance of the result is largely lost.
Недостатком системы является низкая точность метода, провоцирующая ситуацию получения больших интервалов, представляющих результаты расчетов.The disadvantage of the system is the low accuracy of the method, which provokes the situation of obtaining large intervals representing the calculation results.
Известна вычислительная система для интервальных вычислений, наиболее близкая по своей технической сущности к предлагаемому изобретению и выбранная в качестве прототипа (RU 2006929 С1, 30.01.1994).A known computing system for interval computing, the closest in technical essence to the proposed invention and selected as a prototype (RU 2006929 C1, 01/30/1994).
Данная вычислительная система содержит первый и второй модули памяти для хранения чисел, являющихся верхней и нижней границами интервалов, два арифметических устройства для вычисления верхних и нижних границ интервалов, группу мультиплексоров, осуществляющих передачу выбираемых из памяти в арифметические блоки и передачу записываемых из арифметических блоков в память кодов интервалов.This computing system contains the first and second memory modules for storing numbers, which are the upper and lower bounds for the intervals, two arithmetic devices for calculating the upper and lower bounds for the intervals, a group of multiplexers that transfer selected from memory to arithmetic blocks and transfer written from arithmetic blocks to memory interval codes.
В процессе вычислений из двух модулей памяти одновременно извлекается верхняя и нижняя границы первого интервала, затем одновременно извлекаются верхняя и нижняя границы второго интервала. Считанные из памяти числа надлежащим образом передаются к операционным блокам, осуществляющим вычисления по правилам интервальной арифметики. Получившийся в результате вычислений интервал записывается в память в виде двух чисел, представленных в формате с плавающей запятой.In the process of computing, the upper and lower boundaries of the first interval are simultaneously extracted from two memory modules, then the upper and lower boundaries of the second interval are simultaneously extracted. The numbers read from the memory are appropriately transmitted to operating units that perform calculations according to the rules of interval arithmetic. The resulting calculation interval is recorded in memory in the form of two numbers, presented in floating point format.
Недостаток устройства, выбранного в качестве прототипа - малая разрядность мантисс верхней и нижней граней, запоминаемых в памяти, что приводит к быстрому увеличению интервалов при вычислениях, что, в свою очередь, приводит к чрезмерно пессимистическим оценкам точности результатов вычислений.The disadvantage of the device selected as a prototype is the low bit depth of the mantissas of the upper and lower faces stored in the memory, which leads to a quick increase in the intervals during calculations, which, in turn, leads to overly pessimistic estimates of the accuracy of the calculation results.
Технический результат изобретения - увеличение точности результатов интервальных вычислений в формате с плавающей запятой при сохранении суммарной разрядности сохраняемого в памяти кода верхней и нижней границ интервала, при условии, что промежуточные вычисления выполняются над числами с увеличенной разрядностью. Технический результат достигается за счет совместного кодирования запоминаемых в памяти значений верхней и нижней границ интервала результата вычислений, при этом для задания мантиссы чисел, не подвергавшихся округлению, используется 42 разряда (в прототипе всего 23 разряда). Предлагаемое устройство при совместном кодировании близких чисел позволяет сохранить информацию о большем числе разрядов мантиссы. Повышенная точность границ интервала обеспечивается до тех пор, пока одна из границ не превысит по абсолютному значению другую границу в 32 раза. Таким образом, всегда, когда результаты вычислений можно еще считать достоверными, предлагаемое устройство способствует обеспечению большей точности оценивания результатов вычислений.The technical result of the invention is to increase the accuracy of the results of interval calculations in floating point format while maintaining the total bit depth of the upper and lower bounds of the interval stored in the memory, provided that intermediate calculations are performed on numbers with increased bit depth. The technical result is achieved by jointly coding the values of the upper and lower boundaries of the interval of the calculation result stored in the memory, while for the task of the mantissa of numbers not subjected to rounding, 42 bits are used (in the prototype, only 23 bits). The proposed device with joint coding of close numbers allows you to save information about a larger number of digits of the mantissa. The increased accuracy of the interval boundaries is ensured until one of the boundaries exceeds the other boundary by 32 times in absolute value. Thus, whenever the results of calculations can still be considered reliable, the proposed device helps to ensure greater accuracy in evaluating the results of calculations.
Технический результат достигается тем, что предлагаемое устройство совместного кодирования границ при интервальных вычислениях содержит первый D-триггер, RS-триггер и первый регистр, информационный вход, вход установки и вход сброса которых подключены к первому управляющему входу устройства, второй регистр и регистр сдвига, вход разрешения синхросигнала и вход загрузки которых подключены к второму управляющему входу устройства, второй триггер, вход разрешения записи которого подключен к третьему управляющему входу устройства, а выход является старшим шестьдесят четвертым разрядом информационного выхода устройства, регистр мультиплексор, первый информационный вход которого подключен к пятидесяти младшим разрядам первого информационного входа устройства, пятьдесят первый разряд которого соединен с информационным входом второго триггера, младшие сорок два разряда второго информационного входа устройства соединены с параллельным информационным входом регистра сдвига, при этом разряды с сорок третьего по пятьдесят первый второго информационного входа устройства соединены с информационным входом второго регистра, входы синхронизации всех триггеров и регистров подключены к входу синхронизации устройства; выход первого регистра соединен с адресными входами первого, второго, третьего блоков ПЗУ и первым входом первого блока сравнения, восемь младших разрядов выхода второго регистра соединены с входом вычитаемого первого вычитателя и с входами первого элемента «ИЛИ», выход которого соединен с последовательным входом сдвигового регистра; выход регистра мультиплексора соединен с первым входом первого сумматора, при этом восемь старших разрядов упомянутого выхода соединены с входом уменьшаемого первого вычитателя и являются разрядами, с пятьдесят шестого по шестьдесят третий, информационного выхода устройства; второй вход первого сумматора, как и инверсные входы первой группы элементов «И» подключены к шестнадцати старшим разрядам двадцатипятиразрядного выхода первого блока ПЗУ, а инверсные входы второй группы элементов «И» подключены к пятнадцати старшим разрядам выхода первого блока ПЗУ, выход второй группы элементов «И» подключен к пятнадцати младшим разрядам второго информационного входа регистра мультиплексора, сорок второй разряд входа регистра мультиплексора обнулен, а разряды с шестнадцатого по сорок первый и разряды с сорок третьего по пятидесятый упомянутого входа подключены к разрядам с семнадцатого по сорок второй и разрядам с сорок третьего по пятидесятый выхода первого сумматора, при этом разряды с семнадцатого по сорок второй выхода первого сумматора являются разрядами с тридцатого по пятьдесят пятый информационного выхода устройства; старшие двадцать пять разрядов управляющего входа группы однобитных мультиплексоров подключены к выходу блока ПЗУ, а выход группы мультиплексоров является разрядами со второго по двадцать девятый информационного выхода устройства, выход первого вычитателя соединен с первым входом второго блока сравнения и входом уменьшаемого второго вычитателя, на вход вычитаемого которого заведено константное значение «3», при этом на второй вход второго блока сравнения заведено константное значение «1»; входы первого элемента суммирования по модулю два подключены к выходу второго D-триггера и к старшему разряду выхода второго регистра; вход уменьшаемого третьего вычитателя подключен к сорока двум младшим разрядам выхода первого сумматора, при этом шестнадцать младших разрядов входа вычитаемого подключены к выходу первой группы элементов «И», а двадцать шесть старших разрядов упомянутого входа подключены к старшим разрядам выхода регистра сдвига, выход третьего вычитателя соединен с сорока двумя младшими разрядам входа приоритетного шифратора, при этом сорок один младший разряд выхода третьего вычитателя соединен с информационным входом сдвигателя, пятиразрядный управляющий вход которого подключен к выходу второго блока ПЗУ, а двадцатипятиразрядный выход соединен с первым информационным входом первого мультиплексора, при этом выход приоритетного шифратора соединен с информационным входом первого регистра и вторым входом первого блока сравнения; выход «равно» второго блока сравнения соединен с входом первого элемента «И», другой вход которого подключен к инверсному выходу второго элемента «ИЛИ», и входом второго элемента «И», другой вход которого подключен к сорок второму разряду выхода регистра мультиплексора, при этом входы второго элемента «ИЛИ» подключены к выходу первого элемента суммирования по модулю два и сорок второму разряду выхода регистра мультиплексора; выход «больше» второго блока сравнения соединен с входом третьего элемента «ИЛИ», другие входы которого подключены к выходам второго и третьего элементов «И», выход соединен с сорок четвертым разрядом входа приоритетного шифратора, первым и вторым разрядами управляющего входа группы мультиплексоров, а инверсный выход является первым разрядом информационного выхода устройства; выход «меньше» второго блока сравнения соединен с входом четвертого элемента «И» и с инверсным входом третьего элемента «И», другие входы которых подключены к выходу первого элемента суммирования по модулю два 27; устройство также содержит второй элемент суммирования по модулю два, входы которого подключены к сорок третьим разрядам выходов регистра мультиплексора и первого сумматора, пятый элемент «И», входы которого подключены к выходам первого элемента «И» и первого D-триггера, шестой элемент «И», входы которого подключены к выходам RS-триггера и второго элемента суммирования по модулю два, четвертый элемент «ИЛИ», входы которого подключены к выходам третьего элемента «ИЛИ» и четвертого элемента «И», а выход соединен с управляющим входом первого мультиплексора и третьим разрядом управляющего входа группы мультиплексоров, седьмой элемент «И», входы которого подключены к выходу шестого элемента «И» и к инверсному выходу четвертого элемента «ИЛИ», пятый элемент «ИЛИ», входы которого подключены к третьему управляющему входу устройства и к выходу шестого элемента «И», а выход соединен с входом разрешения синхросигнала регистра мультиплексора, шестой элемент «ИЛИ», один вход которого подключен к второму управляющему входу устройства, два других входа подключены к выходам пятого и седьмого элементов «И», а выход соединен с входом разрешения синхросигнала регистра сдвига и входом седьмого элемента «ИЛИ», другие входы которого подключены к первому управляющему входу устройства, выходу первого D-триггера, выходу «не равно» первого блока сравнения, при этом инверсный вход подключен к выходу RS-триггера, а инверсный выход соединен с входом сброса RS-триггера и является выходом готовности устройства, четвертый вычитатель, чей вход уменьшаемого подключен к выходу второго вычитателя, а на вход вычитаемого заведено константное значение «3», восьмой и девятый элементы «ИЛИ», входы которых подключены к восьмиразрядным выходам второго и четвертого вычитателей соответственно, инверсные входы и вход десятого элемента «ИЛИ» подключены к выходу восьмого элемента «ИЛИ», инверсному выходу займа второго вычитателя и выходу четвертого элемента «И», а выход десятого элемента «ИЛИ» соединен с входом одиннадцатого элемента «ИЛИ», входом восьмого элемента «И», инверсным входом девятого элемента «И» и инверсным входом обнуления выхода второго мультиплексора; выход восьмого элемента «И» соединен с управляющим входом третьего мультиплексора и первым входом десятого элемента «И», а инверсный вход восьмого элемента «И», как и инверсный вход обнуления выхода третьего мультиплексора, подключен к выходу четвертого элемента «И»; инверсные входы одиннадцатого элемента «ИЛИ» подключены к выходу девятого элемента «ИЛИ» и инверсному выходу займа четвертого вычитателя, а выход и инверсный выход одиннадцатого элемента «ИЛИ» соединены с входом девятого элемента «И» и управляющим входом четвертого мультиплексора; первый информационный вход третьего мультиплексора подключен к семнадцатому разряду выхода регистра сдвига, а второй информационный вход подключен к второму разряду выхода первого вычитателя, причем первый разряд упомянутого выхода соединен с вторым входом десятого элемента «И»; первый информационный вход второго мультиплексора подключен к восемнадцатому и девятнадцатому разрядам выхода регистра сдвига, второй информационный вход подключен к первому и второму разрядам выхода второго вычитателя, а управляющий вход второго мультиплексора подключен к выходу девятого элемента «И»; первый информационный вход четвертого мультиплексора подключен к разрядам с двадцатого по двадцать седьмой выхода регистра сдвига, а второй информационный вход подключен к восьмиразрядному выходу четвертого вычитателя; третья группа элементов «И», первые входы которых подключены к выходу четвертого элемента «И», а вторые входы подключены к выходу десятого элемента «И» и выходу третьего мультиплексора; при этом первые два разряда второго информационного входа первого мультиплексора подключены к выходу второго мультиплексора, разряды с третьего по десятый подключены к выходу четвертого мультиплексора, а разряды с одиннадцатого по двадцать пятый упомянутого входа подключены к разрядам с двадцать восьмого по сорок второй выхода регистра сдвига, разряды с первого по двенадцатый первого информационного входа группы мультиплексоров подключены к выходу третьего блока ПЗУ, а разряды с тринадцатого по двадцать восьмой подключены к шестнадцати младшим разрядам выхода первого сумматора; первый разряд второго информационного входа группы мультиплексоров подключен к выходу первого элемента суммирования по модулю два, второй и третий разряды подключены к выходу третьей группы элементов «И», а разряды с четвертого по двадцать восьмой подключены к выходу первого мультиплексора.The technical result is achieved by the fact that the proposed device for joint coding of boundaries during interval calculations contains the first D-trigger, RS-trigger and the first register, information input, installation input and reset input of which are connected to the first control input of the device, the second register and shift register, input the resolution of the clock signal and the boot input are connected to the second control input of the device, the second trigger, the recording enable input of which is connected to the third control input of the device, and the output is the senior sixty-fourth bit of the information output of the device, the register is a multiplexer, the first information input of which is connected to the fifty younger bits of the first information input of the device, the fifty-first bit of which is connected to the information input of the second trigger, the least forty-two bits of the second information input of the device are connected to the parallel information input shift register, while the bits from the forty-third to fifty-first second information input of the device connected to the information input of the second register, the synchronization inputs of all triggers and registers are connected to the synchronization input of the device; the output of the first register is connected to the address inputs of the first, second, third blocks of the ROM and the first input of the first block of comparison, the eight least significant bits of the output of the second register are connected to the input of the subtracted first subtractor and to the inputs of the first OR element, the output of which is connected to the serial input of the shift register ; the output of the multiplexer register is connected to the first input of the first adder, while the eight high-order bits of the said output are connected to the input of the reduced first subtracter and are bits from the fifty-sixth to sixty-third of the information output of the device; the second input of the first adder, as well as the inverse inputs of the first group of “And” elements, are connected to sixteen senior bits of the twenty-five-bit output of the first ROM block, and the inverse inputs of the second group of “And” elements are connected to the fifteen senior bits of the output of the first ROM block, the output of the second group of elements And ”is connected to the fifteen lower-order bits of the second information input of the multiplexer register, the forty-second bit of the input of the multiplexer register is reset, and the bits from sixteenth to forty-first and the bits from forty-third its fiftieth mentioned input is connected to the digits from the seventeenth to forty-second and the digits from the forty-third to the fiftieth of the output of the first adder, while the digits from the seventeenth to forty-second output of the first adder are the digits from the thirty to fifty-fifth information output of the device; the upper twenty-five bits of the control input of the group of single-bit multiplexers are connected to the output of the ROM unit, and the output of the group of multiplexers is the bits from the second to twenty-ninth information output of the device, the output of the first subtractor is connected to the first input of the second comparison unit and the input of the reduced second subtractor, the input of which is subtracted a constant value of "3" is set up, while a constant value of "1" is set to the second input of the second comparison unit; the inputs of the first summing element modulo two are connected to the output of the second D-flip-flop and to the high-order bit of the output of the second register; the input of the reduced third subtractor is connected to the forty-two least significant bits of the output of the first adder, while the sixteen least significant bits of the input of the subtracted one are connected to the output of the first group of “I” elements, and the twenty-six most significant bits of the input are connected to the higher bits of the output of the shift register, the output of the third subtractor is connected with the forty-two least significant bits of the priority encoder input, while the forty-one least significant bits of the output of the third subtractor are connected to the information input of the shifter, five-digit directs input of which is connected to the output of the second block of ROM and dvadtsatipyatirazryadny output connected to a first data input of the first multiplexer, the output of the priority encoder is connected to the data input of the first register and a second input of the first comparison unit; the output is "equal to" the second comparison unit is connected to the input of the first element "AND", the other input of which is connected to the inverse output of the second element "OR", and the input of the second element "AND", the other input of which is connected to the forty-second bit of the output of the multiplexer register, when the inputs of the second OR element are connected to the output of the first summing element modulo two and forty-second digit of the output of the multiplexer register; the output “more” of the second comparison unit is connected to the input of the third element OR, the other inputs of which are connected to the outputs of the second and third elements AND, the output is connected to the forty-fourth bit of the input of the priority encoder, the first and second bits of the control input of the group of multiplexers, and inverse output is the first bit of the information output of the device; the output “less” of the second comparison unit is connected to the input of the fourth element “And” and the inverse input of the third element “And”, the other inputs of which are connected to the output of the first element of the summation modulo two 27; the device also contains a second summing element modulo two, the inputs of which are connected to the forty-third bits of the outputs of the multiplexer register and the first adder, a fifth element "And", the inputs of which are connected to the outputs of the first element "And" and the first D-trigger, the sixth element "AND ", The inputs of which are connected to the outputs of the RS-trigger and the second summing element modulo two, the fourth element is" OR ", the inputs of which are connected to the outputs of the third element" OR "and the fourth element" AND ", and the output is connected to the control input of the first the multiplexer and the third discharge of the control input of the group of multiplexers, the seventh element "AND", the inputs of which are connected to the output of the sixth element "AND" and the inverse output of the fourth element "OR", the fifth element "OR", the inputs of which are connected to the third control input of the device and to the output of the sixth element “AND”, and the output is connected to the enable input of the clock signal of the multiplexer register, the sixth element is “OR”, one input of which is connected to the second control input of the device, the other two inputs are connected to the outputs of the fifth and of the seventh AND element, and the output is connected to the shift register's clock enable input and the seventh OR input of the seventh element, the other inputs of which are connected to the first control input of the device, the output of the first D-trigger, the output is not equal to the first comparison unit, while the inverse input is connected to the output of the RS-flip-flop, and the inverse output is connected to the reset input of the RS-flip-flop and is the readiness output of the device, the fourth subtractor, whose input of the decremented one is connected to the output of the second subtractor, and the constants the “3” value, the eighth and ninth “OR” elements, the inputs of which are connected to the eight-bit outputs of the second and fourth subtracters, respectively, the inverse inputs and the input of the tenth “OR” element are connected to the output of the eighth “OR” element, the inverse loan output of the second subtractor, and the output of the fourth AND element, and the output of the tenth OR element is connected to the input of the eleventh OR element, the input of the eighth AND element, the inverse input of the ninth AND element, and the inverse input of zeroing the output of the second multiplexer; the output of the eighth “And” element is connected to the control input of the third multiplexer and the first input of the tenth “And” element, and the inverse input of the eighth element “And”, like the inverse input of zeroing the output of the third multiplexer, is connected to the output of the fourth element “And”; the inverse inputs of the eleventh OR element are connected to the output of the ninth OR element and the inverse output of the fourth subtractor loan, and the output and inverse output of the eleventh OR element are connected to the input of the ninth AND element and the control input of the fourth multiplexer; the first information input of the third multiplexer is connected to the seventeenth bit of the output of the shift register, and the second information input is connected to the second bit of the output of the first subtracter, the first bit of the said output connected to the second input of the tenth element “And”; the first information input of the second multiplexer is connected to the eighteenth and nineteenth bits of the output of the shift register, the second information input is connected to the first and second bits of the output of the second subtracter, and the control input of the second multiplexer is connected to the output of the ninth element "And"; the first information input of the fourth multiplexer is connected to the bits from the twenty to the seventh output of the shift register, and the second information input is connected to the eight-bit output of the fourth subtractor; the third group of “And” elements, the first inputs of which are connected to the output of the fourth “And” element, and the second inputs are connected to the output of the tenth element “And” and the output of the third multiplexer; the first two bits of the second information input of the first multiplexer are connected to the output of the second multiplexer, bits from the third to tenth are connected to the output of the fourth multiplexer, and bits from the eleventh to twenty-fifth of the mentioned input are connected to bits from the twenty-eighth to forty-second output of the shift register, bits from the first to the twelfth of the first information input of the group of multiplexers are connected to the output of the third ROM block, and bits from the thirteenth to twenty-eighth are connected to the sixteen atm Jr. discharge output of the first adder; the first bit of the second information input of the multiplexer group is connected to the output of the first summing element modulo two, the second and third bits are connected to the output of the third group of “And” elements, and the fourth to twenty-eighth bits are connected to the output of the first multiplexer.
На фиг.1 приведена схема предлагаемого устройства совместного кодирования границ при интервальных вычислениях.Figure 1 shows a diagram of the proposed device for joint coding of boundaries in interval computing.
На фиг.2 раскрыта функциональная схема блока ЕХТ, являющегося частью схемы, представленной на фиг.1.Figure 2 discloses a functional block diagram of the EXT, which is part of the circuit shown in figure 1.
На фиг.3 представлена таблица, отражающая содержимое ПЗУ предлагаемого устройства.Figure 3 presents a table showing the contents of the ROM of the proposed device.
На фиг.4 приведена таблица, иллюстрирующая используемые форматы кодирования.4 is a table illustrating the encoding formats used.
На фиг.5 приведена таблица, содержащая примеры кодирования пар пятидесятиодноразрядных чисел при помощи шестидесятичетырехразрядных кодов.Figure 5 shows a table containing examples of encoding pairs of fifty-digit numbers using sixty-four-digit codes.
На фиг.1 и 2 справочно приведены разрядности шин, соединяющих элементы и блоки устройства. Например, надпись /b12 означает, что шина имеет двенадцать разрядов.Figure 1 and 2 for reference shows the capacity of the bus connecting the elements and blocks of the device. For example, the inscription / b12 means that the bus has twelve digits.
Предлагаемое устройство для совместного кодирования границ при интервальных вычислениях содержит первый D-триггер 1, RS-триггер 2 и первый регистр 3, информационный вход, вход установки и вход сброса которых подключены к первому управляющему входу 4 устройства, второй регистр 5 и регистр 6 сдвига, вход разрешения синхросигнала и вход загрузки которых подключены к второму управляющему входу 7 устройства, второй триггер 8, вход разрешения записи которого подключен к третьему управляющему входу 9 устройства, а выход является старшим шестьдесят четвертым разрядом информационного выхода 10 устройства, регистр мультиплексор 11, первый информационный вход которого подключен к пятидесяти младшим разрядам первого информационного входа 12 устройства, пятьдесят первый разряд которого соединен с информационным входом второго триггера 8, младшие сорок два разряда второго информационного входа 13 устройства соединены с параллельным информационным входом регистра 6 сдвига, при этом разряды с сорок третьего по пятьдесят первый второго информационного входа устройства соединены с информационным входом второго регистра 5, входы синхронизации всех триггеров и регистров подключены к входу 14 синхронизации устройства; выход первого регистра 3 соединен с адресными входами первого 15, второго 16, третьего 17 блоков ПЗУ и первым входом первого блока сравнения 18, восемь младших разрядов выхода второго регистра 5 соединены с входом вычитаемого первого вычитателя 19 и с входами первого элемента «ИЛИ» 20, выход которого соединен с последовательным входом регистра 6 сдвига; выход регистра мультиплексора 11 соединен с первым входом первого сумматора 21, при этом восемь старших разрядов упомянутого выхода соединены с входом уменьшаемого первого вычитателя 19 и являются разрядами, с пятьдесят шестого по шестьдесят третий, информационного выхода 10 устройства; второй вход первого сумматора 21, как и инверсные входы первой 22 группы элементов «И» подключены к шестнадцати старшим разрядам двадцатипятиразрядного выхода первого блока ПЗУ 15, а инверсные входы второй 23 группы элементов «И» подключены к пятнадцати старшим разрядам выхода первого блока ПЗУ 15, выход второй группы элементов «И» 23 подключен к пятнадцати младшим разрядам второго информационного входа регистра мультиплексора 11, сорок второй разряд входа регистра мультиплексора обнулен, а разряды с шестнадцатого по сорок первый и разряды с сорок третьего по пятидесятый упомянутого входа подключены к разрядам с семнадцатого по сорок второй и разрядам с сорок третьего по пятидесятый выхода первого сумматора 21, при этом разряды с семнадцатого по сорок второй выхода первого сумматора 21 являются разрядами с тридцатого по пятьдесят пятый информационного выхода 10 устройства; старшие двадцать пять разрядов управляющего входа группы 24 однобитных мультиплексоров подключены к выходу блока ПЗУ 15, а выход группы 24 мультиплексоров является разрядами со второго по двадцать девятый информационного выхода 10 устройства, выход первого вычитателя 19 соединен с первым входом второго блока сравнения 25 и входом уменьшаемого второго вычитателя 26, на вход вычитаемого которого заведено константное значение «3», при этом на второй вход второго блока сравнения 25 заведено константное значение «1»; входы первого элемента суммирования по модулю два 27 подключены к выходу второго D-триггера 8 и к старшему разряду выхода второго регистра 5; вход уменьшаемого третьего вычитателя 28 подключен к сорока двум младшим разрядам выхода первого сумматора 21, при этом шестнадцать младших разрядов входа вычитаемого подключены к выходу первой группы элементов «И» 22, а двадцать шесть старших разрядов упомянутого входа подключены к старшим разрядам выхода регистра 6 сдвига, выход третьего вычитателя 28 соединен с сорока двумя младшими разрядам входа приоритетного шифратора 30, при этом сорок один младший разряд выхода третьего вычитателя 28 соединен с информационным входом сдвигателя 31, пятиразрядный управляющий вход которого подключен к выходу второго блока ПЗУ 16, а двадцатипятиразрядный выход соединен с первым информационным входом первого мультиплексора 32, при этом выход приоритетного шифратора соединен с информационным входом первого регистра 3 и вторым входом первого блока сравнения 18; выход «равно» второго блока сравнения 25 соединен с входом первого элемента «И» 33, другой вход которого подключен к инверсному выходу второго элемента «ИЛИ» 34, и входом второго элемента «И» 35, другой вход которого подключен к сорок второму разряду выхода регистра мультиплексора 11, при этом входы второго элемента «ИЛИ» 34 подключены к выходу первого элемента суммирования по модулю два 27 и сорок второму разряду выхода регистра мультиплексора 11; выход «больше» второго блока сравнения 25 соединен с входом третьего элемента «ИЛИ» 36, другие входы которого подключены к выходам второго 35 и третьего 37 элементов «И», выход соединен с сорок четвертым разрядом входа приоритетного шифратора 30, первым и вторым разрядами управляющего входа группы 24 мультиплексоров, а инверсный выход является первым разрядом информационного выхода 10 устройства; выход «меньше» второго блока сравнения 25 соединен с входом четвертого элемента «И» 38 и с инверсным входом третьего элемента «И» 37, другие входы которых подключены к выходу первого элемента суммирования по модулю два 27; устройство также содержит второй элемент суммирования по модулю два 39, входы которого подключены к сорок третьим разрядам выходов регистра мультиплексора 11 и первого сумматора 21, пятый элемент «И» 40, входы которого подключены к выходам первого элемента «И» 33 и первого D-триггера 1, шестой элемент «И» 41, входы которого подключены к выходам RS-триггера 2 и второго элемента суммирования по модулю два 39, четвертый элемент «ИЛИ» 42, входы которого подключены к выходам третьего элемента «ИЛИ» 36 и четвертого элемента «И» 38, а выход соединен с управляющим входом первого мультиплексора 32 и третьим разрядом управляющего входа группы 24 мультиплексоров, седьмой элемент «И» 43, входы которого подключены к выходу шестого элемента «И» 41 и к инверсному выходу четвертого элемента «ИЛИ» 42, пятый элемент «ИЛИ» 44, входы которого подключены к третьему управляющему входу 9 устройства и к выходу шестого элемента «И» 41, а выход соединен с входом разрешения синхросигнала регистра мультиплексора 11, шестой элемент «ИЛИ» 45, один вход которого подключен к второму управляющему входу 7 устройства, два других входа подключены к выходам пятого 40 и седьмого 43 элементов «И», а выход соединен с входом разрешения синхросигнала регистра 6 сдвига и входом седьмого элемента «ИЛИ» 46, другие входы которого подключены к первому управляющему входу 4 устройства, выходу первого D-триггера 1, выходу «не равно» первого блока сравнения 18, при этом инверсный вход подключен к выходу RS-триггера 2, а инверсный выход соединен с входом сброса RS-триггера 2 и является выходом 47 готовности устройства, четвертый вычитатель 48, чей вход уменьшаемого подключен к выходу второго вычитателя 26, а на вход вычитаемого заведено константное значение «3», восьмой 49 и девятый 50 элементы «ИЛИ», входы которых подключены к восьмиразрядным выходам второго 26 и четвертого 48 вычитателей соответственно, инверсные входы и вход десятого элемента «ИЛИ» 51 подключены к выходу восьмого элемента «ИЛИ» 49, инверсному выходу займа второго вычитателя 26 и выходу четвертого элемента «И» 38, а выход десятого элемента «ИЛИ» 51 соединен с входом одиннадцатого элемента «ИЛИ» 52, входом восьмого элемента «И» 53, инверсным входом девятого элемента «И» 54 и инверсным входом обнуления выхода второго мультиплексора 55; выход восьмого элемента «И» 53 соединен с управляющим входом третьего мультиплексора 56 и первым входом десятого элемента «И» 57, а инверсный вход восьмого элемента «И» 53, как и инверсный вход обнуления выхода третьего мультиплексора 56, подключен к выходу четвертого элемента «И» 38; инверсные входы одиннадцатого элемента «ИЛИ» 52 подключены к выходу девятого элемента «ИЛИ» 50 и инверсному выходу займа четвертого вычитателя 48, а выход и инверсный выход одиннадцатого элемента «ИЛИ» 52 соединены с входом девятого элемента «И» 54 и управляющим входом четвертого мультиплексора 58; первый информационный вход третьего мультиплексора 56 подключен к семнадцатому разряду выхода регистра 6 сдвига, а второй информационный вход подключен к второму разряду выхода первого вычитателя 19, причем первый разряд упомянутого выхода соединен с вторым входом десятого элемента «И» 57; первый информационный вход второго мультиплексора 55 подключен к восемнадцатому и девятнадцатому разрядам выхода регистра 6 сдвига, второй информационный вход подключен к первому и второму разрядам выхода второго вычитателя 26, а управляющий вход второго мультиплексора 55 подключен к выходу девятого элемента «И» 54; первый информационный вход четвертого мультиплексора 58 подключен к разрядам с двадцатого по двадцать седьмой выхода регистра 6 сдвига, а второй информационный вход подключен к восьмиразрядному выходу четвертого вычитателя 48; третья группа 59 элементов «И», первые входы которых подключены к выходу четвертого элемента «И» 38, а вторые входы подключены к выходу десятого элемента «И» 57 и выходу третьего мультиплексора 56; при этом первые два разряда второго информационного входа первого мультиплексора 32 подключены к выходу второго мультиплексора 55, разряды с третьего по десятый подключены к выходу четвертого мультиплексора 58, а разряды с одиннадцатого по двадцать пятый упомянутого входа подключены к разрядам с двадцать восьмого по сорок второй выхода регистра 6 сдвига, разряды с первого по двенадцатый первого информационного входа группы 24 мультиплексоров подключены к выходу третьего блока ПЗУ 17, а разряды с тринадцатого по двадцать восьмой подключены к шестнадцати младшим разрядам выхода первого сумматора 21; первый разряд второго информационного входа группы 24 мультиплексоров подключен к выходу первого элемента суммирования по модулю два 27 второй и третий разряды подключены к выходу третьей группы элементов «И» 23, а разряды с четвертого по двадцать восьмой подключены к выходу первого мультиплексора 32.The proposed device for joint coding of boundaries during interval computations contains the first D-
Работа устройства начинается с загрузки и установки триггеров 1, 2, 3, 5, 6, 8, 11. На первый информационный вход 12 устройства подается первое число, соответствующее не меньшей по абсолютному значению границе интервала. На второй информационный вход 13 устройства подается второе число, соответствующее не большей по абсолютному значению границе интервала.The operation of the device begins with the loading and installation of
Если первое число положительное, оно является верхней границей арифметического интервала. Если первое число отрицательное, оно является нижней границей интервала.If the first number is positive, it is the upper limit of the arithmetic interval. If the first number is negative, it is the lower bound of the interval.
Загрузка по первому информационному входу 12 сопровождается стробом на третьем управляющем входе 9 устройства, а загрузка по второму информационному входу 13 сопровождается стробом на втором управляющем входе 7 устройства. Строб на первом управляющем входе 4 устройства инициирует совместное кодирование двух чисел.Download at the
Строб на первом управляющем входе 4 устройства может поступить позже стробов на втором 7 и третьем 9 управляющих входах или одновременно с ними.The gate at the
Как первое, так и второе число имеют знак, восьмиразрядный порядок и сорокадвухразрядную мантиссу.Both the first and second numbers have a sign, an eight-digit order and a forty-two-digit mantissa.
Форматы, согласно которым предлагаемое устройство осуществляет кодирование арифметических интервалов, проиллюстрированы таблицей 2, представленной на фиг.4.The formats according to which the proposed device encodes arithmetic intervals are illustrated in table 2, presented in figure 4.
Если первое и второе число имеют одинаковые знаки и порядки, кодирование осуществляется согласно формату, имеющему номер от «0» до «42».If the first and second numbers have the same signs and orders, the encoding is carried out according to the format, having a number from "0" to "42".
Если числа имеют одинаковые знаки, порядок второго числа на единицу меньше, чем порядок первого числа, и старший (после подразумеваемой единицы) разряд мантиссы первого числа равен нулю - кодирование осуществляется по одному из форматов «1» - «42».If the numbers have the same signs, the order of the second number is one less than the order of the first number, and the senior (after the implied unit) bit of the mantissa of the first number is zero - encoding is carried out in one of the formats "1" - "42".
Если порядки первого и второго числа, как до, так и после округления равны, а знаки чисел отличаются - кодирование осуществляется согласно формату «43».If the orders of the first and second numbers, both before and after rounding are equal, and the signs of the numbers are different, encoding is carried out according to the “43” format.
Во всех остальных случаях кодирование осуществляется согласно формату номер «44» и его подвидам A, D, С.In all other cases, encoding is carried out according to the format number "44" and its subspecies A, D, C.
При кодировании по форматам «3» - «44» производится округление первого и второго числа. При округлении используется маска, записанная в первом ПЗУ 15.When encoding in the formats “3” - “44”, the first and second numbers are rounded. When rounding is used, the mask recorded in the
Округление первого числа выполняется в первом сумматоре 21. Корректность работы устройства при последовательных округлениях обеспечивается маскированием округленных разрядов при помощи второй группы 23 элементов «И». Округление второго числа, заключающееся в маскировании нужного числа младших разрядов мантиссы, осуществляется первой группой элементов «И» 22. Если округление приводит к увеличению порядка первого числа, в регистре мультиплексоре 11 выполняется операция нормализации первого числа, а в регистре 6 сдвига выполняется операция, соответствующая выравниванию порядков чисел. Сигнал об изменении порядка первого числа при его округлении вырабатывается элементом 39 суммирования по модулю два. Результат вычитания мантисс поступает на приоритетный шифратор 30, который вырабатывает следующий адрес обращения к блокам ПЗУ, соответствующий номеру формата кодирования.Rounding of the first number is performed in the
На нужные позиции, в результирующем коде, значащие биты разности мантисс подаются посредством сдвигателя 31, первого мультиплексора 32 и группы мультиплексоров 24, при этом значение параметра сдвига определяется числом, выбираемым из второго блока ПЗУ 16.To the desired positions, in the resulting code, the significant bits of the mantissa difference are supplied by means of the
Процесс кодирования заканчивается, в случае если в очередном такте работы устройства не происходит изменение порядка первого числа и не изменяется адрес обращения к блокам 15, 16, 17 ПЗУ. Отсутствие изменения порядка сигнализируется нулевым уровнем на выходе второго элемента суммирования по модулю два 39. Отсутствие изменения адреса обращения к ПЗУ сигнализируется нулевым уровнем на выходе первого блока сравнения 18.The encoding process ends if, in the next clock cycle of the device, the order of the first number does not change and the address of the access to the
Кодированный арифметический интервал содержит знак первого числа s, за которым следует восьмиразрядный порядок (округленного) первого числа, обозначенный как ееееееее. Следующие разряды кода содержат разряды мантиссы первого числа, обозначенные как b. Число представленных в коде разрядов мантиссы первого числа зависит от номера формата, использованного при кодировании.The coded arithmetic interval contains the sign of the first number s, followed by the eight-digit order of the (rounded) first number, designated as its eeeee. The following digits of the code contain the digits of the mantissa of the first number, indicated as b. The number of mantissa bits represented in the code of the first number depends on the format number used in the encoding.
Формат номер «0» используется для кодирования точных чисел (не подвергавшихся округлению). В таком случае, первое и второе числа арифметического интервала равны.The format number "0" is used to encode exact numbers (not rounded). In this case, the first and second numbers of the arithmetic interval are equal.
Формат номер «1» используется в том случае, если разность между первым и вторым числом может быть представлена единицей в младшем разряде мантиссы.Format number "1" is used if the difference between the first and second numbers can be represented by a unit in the lowest digit of the mantissa.
Через b обозначены старшие (после округления) разряды мантиссы первого числа, а через r обозначены разряды разности первого и второго чисел. Выделенной буквой b в таблице 2 обозначена позиция подразумеваемой единицы разности первого и второго чисел.B denotes the highest (after rounding) digits of the mantissa of the first number, and r denotes the digits of the difference of the first and second numbers. The highlighted letter b in table 2 indicates the position of the implied unit of the difference of the first and second numbers.
При кодировании по форматам «43» и «44» через с обозначены ставшие разряды мантиссы второго числа.When encoding according to the formats “43” and “44”, the second digit of the mantissa that has become discharged is denoted by s.
Если знак второго числа отличается от знака первого числа, при кодировании по формату «44» значение Z полагается равным 1, а при равенстве знаков двух чисел Z полагается равным 0.If the sign of the second number differs from the sign of the first number, when encoding in the format "44", the value Z is assumed to be equal to 1, and if the signs of two numbers are equal, Z is assumed to be equal to 0.
Формат «44А» применяется, если разность порядков первого и второго числа равна 1, 2 или 3. Эта разность кодируется битами, обозначенными как PP. Формат «44В» применяется, при разности порядков первого и второго числа от 4 до 6. Эта разность кодируется битами, обозначенными как QQ, с добавлением подразумеваемого числа 3. Формат «44С» применяется, при разности порядков первого и второго числа более 6. Эта разность кодируется битами, обозначенными как ТТТТТТТТ, с добавлением подразумеваемого числа 6. Заметим, что при кодировании по формату «44» разрядность мантиссы первого числа равна двадцати шести. В формате «44С» разрядность мантиссы второго числа равна двадцати пяти, при двадцати трех разрядах в противопоставляемых устройствах. В форматах «44В» и «44С» разрядность мантиссы второго числа составляет 23 и 15 соответственно. Следовательно, только при кодировании по формату «44С» точность представления арифметических интервалов может оказаться меньше, чем в противопоставляемых устройствах.The format "44A" is used if the difference in the orders of the first and second numbers is 1, 2, or 3. This difference is encoded with bits designated as PP. The “44B” format is used, with a difference of orders of the first and second numbers from 4 to 6. This difference is encoded with bits designated as QQ, with the addition of an implied
Выбор одного из подвидов формата «44» осуществляется при помощи первого 19, второго 26 и четвертого 48 вычитателей и ассоциированной с ними логики.One of the subspecies of the “44” format is selected using the first 19, second 26, and fourth 48 subtractors and the associated logic.
Формирование совместного шестидесятичетырехразрядного кода осуществляется при помощи первого 32, второго 55, третьего 56 и четвертого 58 мультиплексоров, а также группы однобитных мультиплексоров 24.The formation of a joint sixty-four-digit code is carried out using the first 32, second 55, third 56 and fourth 58 multiplexers, as well as a group of single-
Формирование результирующего кода занимает 2-4 такта работы устройства.The formation of the resulting code takes 2-4 cycles of the device.
В таблице 3, на фиг.5, приведены примеры работы устройства. Первое и второе число представлены знаком, восьмибитным порядком и сорокадвухразрядной мантиссой. Порядок и мантисса записаны в шестнадцатеричной системе. Кодированный шестидесятичетырехразрядный арифметического интервала имеет знак, совпадающий со знаком первого числа, восьмиразрядный порядок, совпадающий с порядком округленного первого числа и пятидесятипятиразрядный совместный код. Порядок и совместный код записаны в шестнадцатеричной системе. В затененной области таблицы 3 представлены подразумеваемые значения декодированных первого и второго чисел.Table 3, figure 5, shows examples of the operation of the device. The first and second numbers are represented by a sign, an eight-bit order, and a forty-two-digit mantissa. The order and mantissa are written in hexadecimal. The coded sixty-four-digit arithmetic interval has a sign that matches the sign of the first number, eight-bit order, the same as the order of the rounded first number and fifty-five joint code. The order and joint code are written in hexadecimal. In the shaded area of Table 3, the implied values of the decoded first and second numbers are presented.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012135704/08A RU2497180C1 (en) | 2012-08-21 | 2012-08-21 | Apparatus for boundary composite coding in interval computations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012135704/08A RU2497180C1 (en) | 2012-08-21 | 2012-08-21 | Apparatus for boundary composite coding in interval computations |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2497180C1 true RU2497180C1 (en) | 2013-10-27 |
Family
ID=49446861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012135704/08A RU2497180C1 (en) | 2012-08-21 | 2012-08-21 | Apparatus for boundary composite coding in interval computations |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2497180C1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1226446A1 (en) * | 1984-09-24 | 1986-04-23 | Харьковский Ордена Ленина Политехнический Институт Им.В.И.Ленина | Device for multiplying together three numbers |
| RU2006929C1 (en) * | 1991-02-11 | 1994-01-30 | Желнов Юрий Аркадьевич | Computer system for interval computations |
| US6658443B1 (en) * | 1999-11-03 | 2003-12-02 | Sun Microsystems, Inc. | Method and apparatus for representing arithmetic intervals within a computer system |
| US6779006B1 (en) * | 2000-11-09 | 2004-08-17 | Sun Microsystems, Inc. | Performing dependent subtraction on arithmetic intervals within a computer system |
| US7069288B2 (en) * | 2001-05-25 | 2006-06-27 | Sun Microsystems, Inc. | Floating point system with improved support of interval arithmetic |
-
2012
- 2012-08-21 RU RU2012135704/08A patent/RU2497180C1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1226446A1 (en) * | 1984-09-24 | 1986-04-23 | Харьковский Ордена Ленина Политехнический Институт Им.В.И.Ленина | Device for multiplying together three numbers |
| RU2006929C1 (en) * | 1991-02-11 | 1994-01-30 | Желнов Юрий Аркадьевич | Computer system for interval computations |
| US6658443B1 (en) * | 1999-11-03 | 2003-12-02 | Sun Microsystems, Inc. | Method and apparatus for representing arithmetic intervals within a computer system |
| US6779006B1 (en) * | 2000-11-09 | 2004-08-17 | Sun Microsystems, Inc. | Performing dependent subtraction on arithmetic intervals within a computer system |
| US7069288B2 (en) * | 2001-05-25 | 2006-06-27 | Sun Microsystems, Inc. | Floating point system with improved support of interval arithmetic |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kulisch | Advanced arithmetic for the digital computer: design of arithmetic units | |
| US8694572B2 (en) | Decimal floating-point fused multiply-add unit | |
| JP2557190B2 (en) | Optimization system for argument reduction | |
| CN108351776B (en) | Data processing method and device | |
| CN108351761A (en) | Use the multiplication of the first and second operands of redundant representation | |
| CN108694037B (en) | Apparatus and method for estimating shift amount when floating point subtraction is performed | |
| US10795967B2 (en) | Multiple precision integer multiplier by matrix-matrix multiplications using 16-bit floating point multiplier | |
| RU2497180C1 (en) | Apparatus for boundary composite coding in interval computations | |
| KR101007259B1 (en) | Parity generation circuit, counter and counting method | |
| US9959092B2 (en) | Accumulation of floating-point values | |
| US10459689B2 (en) | Calculation of a number of iterations | |
| RU2497179C1 (en) | Apparatus for decoding jointly stored boundaries in interval computations | |
| CN103597828A (en) | Image quantization parameter encoding method and image quantization parameter decoding method | |
| US20100146031A1 (en) | Direct Decimal Number Tripling in Binary Coded Adders | |
| US20100023569A1 (en) | Method for computerized arithmetic operations | |
| Arnold | An improved DNA-sticker addition algorithm and its application to logarithmic arithmetic | |
| CN111638867A (en) | Method and device for supporting effective data bit encoding of data with any bit width | |
| CN111124361A (en) | Arithmetic processing apparatus and control method thereof | |
| JP3613466B2 (en) | Data arithmetic processing apparatus and data arithmetic processing program | |
| CN113778523B (en) | Data processing method and device, electronic equipment and storage medium | |
| CN103023519A (en) | Method and device for transforming Fermat number | |
| SU1714587A1 (en) | Device for summing-subtracting numbers with floating point | |
| JP2002318792A (en) | Apparatus and program for data arithmetic processing | |
| PRIYA et al. | Implementation of Redundant Binary High Speed Multipliers with Efficient Partial Product Generator | |
| CN116633363A (en) | Data processing method for LDPC encoding and decoding and related equipment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20180822 |