RU2006118704A - Устройство обработки информации, способ управления процессом и компьютерная программа - Google Patents

Устройство обработки информации, способ управления процессом и компьютерная программа Download PDF

Info

Publication number
RU2006118704A
RU2006118704A RU2006118704/09A RU2006118704A RU2006118704A RU 2006118704 A RU2006118704 A RU 2006118704A RU 2006118704/09 A RU2006118704/09 A RU 2006118704/09A RU 2006118704 A RU2006118704 A RU 2006118704A RU 2006118704 A RU2006118704 A RU 2006118704A
Authority
RU
Russia
Prior art keywords
physical
processor
logical
address
physical processor
Prior art date
Application number
RU2006118704/09A
Other languages
English (en)
Other versions
RU2397536C2 (ru
Inventor
Ацуси ТОГАВА (JP)
Ацуси ТОГАВА
Кенити МУРАТА (JP)
Кенити МУРАТА
Original Assignee
Сони Корпорейшн (JP)
Сони Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сони Корпорейшн (JP), Сони Корпорейшн filed Critical Сони Корпорейшн (JP)
Publication of RU2006118704A publication Critical patent/RU2006118704A/ru
Application granted granted Critical
Publication of RU2397536C2 publication Critical patent/RU2397536C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G06F9/45533—Hypervisors; Virtual machine monitors
    • G06F9/45537—Provision of facilities of other operating environments, e.g. WINE
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5061—Partitioning or combining of resources
    • G06F9/5077—Logical partitioning of resources; Management or configuration of virtualized resources

Claims (16)

1. Устройство обработки информации, содержащее
ОС управления, предназначенную для выполнения процесса выделения множества логических процессоров для физического процессора с разделением времени и
гостевую ОС, для которой установлен логический раздел, в качестве прикладного объекта логического процессора,
в котором ОС управления выполнена с возможностью установления и обновления взаимозависимость выделения между логическим процессором и физическим процессором, путем установки и обновления в виде таблиц преобразования адреса для определения взаимозависимости выделения между логическим процессором и физическим процессором, две таблицы преобразования адреса, такие как первая таблица преобразования, которая устанавливает взаимозависимость выделения между пространством адреса логического раздела и пространством физического адреса, и вторая таблица преобразования, которая устанавливает взаимозависимость выделения между пространством виртуального адреса в гостевой ОС и пространством физического адреса.
2. Устройство обработки информации по п.1, в котором ОС управления получает физический адрес, соответствующий индексу первой таблицы преобразования, определенный на основе адреса логического раздела, и обновляет физический адрес в соответствии с индексом второй таблицы преобразования, определенный на основе виртуального адреса.
3. Устройство обработки информации по п.1, в котором для переключения взаимозависимости выделения между логическим процессором и физическим процессором ОС управления получает физический адрес, определенный по индексу первой таблицы преобразования, соответствующей логическому процессору, выделенному для физического процессора, устанавливает недействительными все записи во второй таблице преобразования, содержащей полученный физический адрес, получает индекс первой таблицы преобразования, соответствующей логическому процессору, вновь выделенному для физического процессора, и сохраняет как физический адрес, соответствующий полученному индексу, информацию физического адреса физического процессора с логическим процессором, который должен быть выделен для него.
4. Устройство обработки информации по любому из пп.1-3, в котором физический адрес содержит физический адрес регистра отображаемой памяти входа и выхода (ОПВВ) физического процессора.
5. Устройство обработки информации по п.1, в котором ОС управления обновляет взаимозависимость выделения между логическим процессором и физическим процессором для переключения одного физического процессора на другой в момент времени, когда время выполнения операции процессом с использованием одного физического процессора достигает заданного порогового значения времени.
6. Устройство обработки информации по п.1, в котором ОС управления обновляет взаимозависимость выделения между логическим процессором и физическим процессором для переключения одного физического процессора на другой в момент времени, когда температура одного физического процессора достигает заданного порогового значения температуры.
7. Устройство обработки информации по п.1, в котором ОС управления устанавливает взаимозависимость выделения между логическим процессором и физическим процессором так, чтобы множество физических процессоров, работающих параллельно, были установлены как группа физических процессоров, соединенных с одной линией питания.
8. Устройство обработки информации по п.1, в котором ОС управления устанавливает взаимозависимость выделения между логическим процессором и физическим процессором на основе статуса доступа физического процессора, обращающегося к запоминающим устройствам, установленным в разных местах в пределах устройства обработки информации таким образом, что
частота обращений физического процессора, обращающегося к запоминающему устройству, расположенному ближе к физическому процессору, становится выше.
9. Способ управления процессом, предназначенный для обработки данных с использованием множества логических процессоров, выделенных для физического процессора, с разделением времени, содержащий
этап установки логического раздела для гостевой ОС в качестве прикладного объекта логического процессора и
этап обновления двух таблиц преобразования адреса, таких как первая таблица преобразования, которая устанавливает взаимозависимость выделения между пространством адреса логического раздела и пространством физического адреса, и вторая таблица преобразования, которая устанавливает взаимозависимость выделения между пространством виртуального адреса в гостевой ОС и пространством физического адреса.
10. Способ управления процессом по п.9, в котором этап обновления таблицы содержит приобретение физического адреса, соответствующего индексу первой таблицы преобразования, определенной на основе адреса логического раздела, и
обновление физического адреса в соответствии с индексом второй таблицы преобразования, определенной на основе виртуального адреса.
11. Способ управления процессом по п.9, для переключения взаимозависимости выделения между логическим процессором и физическим процессором, дополнительно содержащий обновление физического адреса определенного по индексу первой таблицы преобразования, соответствующей логическому процессору, выделенному для физического процессора путем установки недействительными всех записей во второй таблице преобразования, содержащей полученный физический адрес, получение индекса первой таблицы преобразования, соответствующей логическому процессору, вновь выделенному для физического процессора, и сохранение в качестве физического адреса, соответствующего полученному индексу, информации физического адреса физического процессора с логическим процессором, который должен быть выделен для него.
12. Способ управления процессом по одному из пп.9-11, в котором физический адрес содержит физический адрес регистра ОПВВ физического процессора.
13. Способ управления процессом по п.9, дополнительно содержащий обновление взаимозависимости выделения между логическим процессором и физическим процессором для переключения одного физического процессора на другой в момент времени, когда время выполнения операции процессом с использованием одного физического процессора достигает заданного порогового значения времени.
14. Способ управления процессом по п.9, дополнительно содержащий обновление взаимозависимости выделения между логическим процессором и физическим процессором, для переключения одного физического процессора на другой, когда температура одного физического процессора достигает заданного порогового значения температуры.
15. Способ управления процессом по п.9, дополнительно содержащий установку взаимозависимости выделения между логическим процессором и физическим процессором так, чтобы множество физических процессоров, работающих параллельно, были установлены как группа физических процессоров, соединенных с одной линией питания.
16. Способ управления процессом по п.9, дополнительно содержащий установку взаимозависимости выделения между логическим процессором и физическим процессором, на основе статуса доступа физического процессора, обращающегося к запоминающим устройствам, установленным в разных местах в пределах устройства обработки информации, таким образом, что физический процессор обращается с более высокой частотой обращения к запоминающему устройству, расположенному ближе к физическому процессору.
RU2006118704/09A 2004-09-29 2005-09-26 Устройство обработки информации, способ управления процессом и компьютерная программа RU2397536C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004-283533 2004-09-29
JP2004283533 2004-09-29
JP2005-167911 2005-06-08
JP2005167911A JP4982971B2 (ja) 2004-09-29 2005-06-08 情報処理装置、プロセス制御方法、並びにコンピュータ・プログラム

Publications (2)

Publication Number Publication Date
RU2006118704A true RU2006118704A (ru) 2007-12-20
RU2397536C2 RU2397536C2 (ru) 2010-08-20

Family

ID=36118876

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006118704/09A RU2397536C2 (ru) 2004-09-29 2005-09-26 Устройство обработки информации, способ управления процессом и компьютерная программа

Country Status (9)

Country Link
US (1) US8286161B2 (ru)
EP (1) EP1679594A4 (ru)
JP (1) JP4982971B2 (ru)
KR (1) KR101222823B1 (ru)
BR (1) BRPI0506384A (ru)
MY (1) MY142170A (ru)
RU (1) RU2397536C2 (ru)
TW (1) TWI287717B (ru)
WO (1) WO2006035731A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2520411C2 (ru) * 2010-03-01 2014-06-27 Арм Лимитед Устройство обработки данных и способ переключения рабочей нагрузки между первой и второй компоновкой схем обработки

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4946102B2 (ja) * 2006-03-10 2012-06-06 ソニー株式会社 不揮発性メモリシステムおよび不揮発性メモリの管理方法
JP4702127B2 (ja) * 2006-03-22 2011-06-15 日本電気株式会社 仮想計算機システム及びその物理リソース再構成方法並びにプログラム
JP4671041B2 (ja) * 2006-03-27 2011-04-13 日本電気株式会社 モジュール化物理リソース群特定方法、その装置及びプログラム
JP4923990B2 (ja) * 2006-12-04 2012-04-25 株式会社日立製作所 フェイルオーバ方法、およびその計算機システム。
US7685401B2 (en) * 2006-12-27 2010-03-23 Intel Corporation Guest to host address translation for devices to access memory in a partitioned system
US8180997B2 (en) * 2007-07-05 2012-05-15 Board Of Regents, University Of Texas System Dynamically composing processor cores to form logical processors
JP5433837B2 (ja) * 2007-12-05 2014-03-05 株式会社日立製作所 仮想計算機システム、仮想計算機の制御方法及びプログラム
JP2009223842A (ja) * 2008-03-19 2009-10-01 Fujitsu Ltd 仮想計算機制御プログラム及び仮想計算機システム
US8607020B2 (en) * 2008-06-06 2013-12-10 International Business Machines Corporation Shared memory partition data processing system with hypervisor managed paging
KR101180763B1 (ko) 2008-08-04 2012-09-07 후지쯔 가부시끼가이샤 멀티프로세서 시스템, 멀티프로세서 시스템용 관리 장치 및 멀티프로세서 시스템용 관리 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체
US10083407B2 (en) 2008-11-19 2018-09-25 International Business Machines Corporation Ad hoc task creation and process modification
US20100198947A1 (en) * 2009-02-04 2010-08-05 Raytheon Company System and Method for Dynamically Processing Electronic Data Between Multiple Data Sources
US8090911B2 (en) * 2009-04-16 2012-01-03 International Business Machines Corporation Selecting a target number of pages for allocation to a partition
JP5178778B2 (ja) * 2010-06-02 2013-04-10 株式会社日立製作所 仮想計算機およびｃｐｕ割り当て方法
JP5354108B2 (ja) * 2010-09-01 2013-11-27 富士通株式会社 情報処理プログラム、情報処理装置及び情報処理方法
US8560584B2 (en) * 2010-12-15 2013-10-15 Teradata Us, Inc. Database partition management
JP5681527B2 (ja) * 2011-02-28 2015-03-11 パナソニックＩｐマネジメント株式会社 電力制御装置及び電力制御方法
US8910177B2 (en) * 2011-04-14 2014-12-09 Advanced Micro Devices, Inc. Dynamic mapping of logical cores
US9183030B2 (en) 2011-04-27 2015-11-10 Microsoft Technology Licensing, Llc Virtual processor allocation techniques
US8756601B2 (en) * 2011-09-23 2014-06-17 Qualcomm Incorporated Memory coherency acceleration via virtual machine migration
US8924952B1 (en) * 2012-06-27 2014-12-30 Amazon Technologies, Inc. Updating software utilizing multiple partitions
US8830716B2 (en) * 2012-09-29 2014-09-09 Intel Corporation Intelligent far memory bandwith scaling
KR101416890B1 (ko) * 2013-05-03 2014-07-08 주식회사 엘지유플러스 데이터 처리 방법 및 장치
RU2547636C1 (ru) * 2013-12-30 2015-04-10 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" Устройство для преобразования виртуальных адресов в физические адреса
JP5820001B2 (ja) * 2014-02-24 2015-11-24 ファナック株式会社 Ｃｐｕの異常検出機能を備えた制御装置
US9286105B1 (en) 2015-03-16 2016-03-15 AO Kaspersky Lab System and method for facilitating joint operation of multiple hypervisors in a computer system
EP3286640A4 (en) * 2015-04-24 2019-07-10 Optimum Semiconductor Technologies, Inc. COMPUTER PROCESSOR HAVING SEPARATE RECORDS FOR ADDRESSING A MEMORY
US9952867B2 (en) 2015-06-26 2018-04-24 Microsoft Technology Licensing, Llc Mapping instruction blocks based on block size
US10191747B2 (en) 2015-06-26 2019-01-29 Microsoft Technology Licensing, Llc Locking operand values for groups of instructions executed atomically
US10346168B2 (en) 2015-06-26 2019-07-09 Microsoft Technology Licensing, Llc Decoupled processor instruction window and operand buffer
US10169044B2 (en) 2015-06-26 2019-01-01 Microsoft Technology Licensing, Llc Processing an encoding format field to interpret header information regarding a group of instructions
US10175988B2 (en) 2015-06-26 2019-01-08 Microsoft Technology Licensing, Llc Explicit instruction scheduler state information for a processor
US9946548B2 (en) 2015-06-26 2018-04-17 Microsoft Technology Licensing, Llc Age-based management of instruction blocks in a processor instruction window
US10409606B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Verifying branch targets
US11755484B2 (en) 2015-06-26 2023-09-12 Microsoft Technology Licensing, Llc Instruction block allocation
US10409599B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Decoding information about a group of instructions including a size of the group of instructions
US11016770B2 (en) 2015-09-19 2021-05-25 Microsoft Technology Licensing, Llc Distinct system registers for logical processors
US11126433B2 (en) 2015-09-19 2021-09-21 Microsoft Technology Licensing, Llc Block-based processor core composition register
US10768936B2 (en) 2015-09-19 2020-09-08 Microsoft Technology Licensing, Llc Block-based processor including topology and control registers to indicate resource sharing and size of logical processor
US10977057B2 (en) 2017-01-23 2021-04-13 Via Labs, Inc. Electronic apparatus capable of collectively managing different firmware codes and operation method thereof
US11531552B2 (en) 2017-02-06 2022-12-20 Microsoft Technology Licensing, Llc Executing multiple programs simultaneously on a processor core
US10437503B2 (en) 2017-08-02 2019-10-08 Mastercard International Incorporated Systems and methods for redundant array data alignment
KR20210066288A (ko) * 2019-11-28 2021-06-07 한국전자통신연구원 전자 장치, 인터럽트 설정 제어 방법 및 저장 매체
WO2024013828A1 (ja) * 2022-07-11 2024-01-18 日本電信電話株式会社 信号処理リソース切替装置、信号処理リソース切替システム、信号処理リソース切替方法およびプログラム

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5619153A (en) * 1979-07-25 1981-02-23 Fujitsu Ltd Virtual computer system
JP2977688B2 (ja) * 1992-12-18 1999-11-15 富士通株式会社 マルチプロセッシング装置、方法、及びこれらに使用するプロセッサ
US5784706A (en) * 1993-12-13 1998-07-21 Cray Research, Inc. Virtual to logical to physical address translation for distributed memory massively parallel processing systems
US5692193A (en) * 1994-03-31 1997-11-25 Nec Research Institute, Inc. Software architecture for control of highly parallel computer systems
US5835743A (en) * 1994-06-30 1998-11-10 Sun Microsystems, Inc. Application binary interface and method of interfacing binary application program to digital computer
JPH09138716A (ja) * 1995-11-14 1997-05-27 Toshiba Corp 電子計算機
US5815686A (en) 1996-09-12 1998-09-29 Silicon Graphics, Inc. Method and apparatus for address space translation using a TLB
US6075938A (en) * 1997-06-10 2000-06-13 The Board Of Trustees Of The Leland Stanford Junior University Virtual machine monitors for scalable multiprocessors
US20020016891A1 (en) 1998-06-10 2002-02-07 Karen L. Noel Method and apparatus for reconfiguring memory in a multiprcessor system with shared memory
US6332180B1 (en) 1998-06-10 2001-12-18 Compaq Information Technologies Group, L.P. Method and apparatus for communication in a multi-processor computer system
US6199179B1 (en) 1998-06-10 2001-03-06 Compaq Computer Corporation Method and apparatus for failure recovery in a multi-processor computer system
US6226734B1 (en) 1998-06-10 2001-05-01 Compaq Computer Corporation Method and apparatus for processor migration from different processor states in a multi-processor computer system
US6647508B2 (en) 1997-11-04 2003-11-11 Hewlett-Packard Development Company, L.P. Multiprocessor computer architecture with multiple operating system instances and software controlled resource allocation
US6260068B1 (en) 1998-06-10 2001-07-10 Compaq Computer Corporation Method and apparatus for migrating resources in a multi-processor computer system
US6381682B2 (en) 1998-06-10 2002-04-30 Compaq Information Technologies Group, L.P. Method and apparatus for dynamically sharing memory in a multiprocessor system
US6633916B2 (en) 1998-06-10 2003-10-14 Hewlett-Packard Development Company, L.P. Method and apparatus for virtual resource handling in a multi-processor computer system
JP4634548B2 (ja) 1997-11-04 2011-02-16 ヒューレット・パッカード・カンパニー マルチプロセッサコンピュータシステム及びその動作方法
US6542926B2 (en) 1998-06-10 2003-04-01 Compaq Information Technologies Group, L.P. Software partitioned multi-processor system with flexible resource sharing levels
JP2000215189A (ja) * 1998-11-04 2000-08-04 Digital Equip Corp <Dec> 多数のオペレーティングシステムインスタンス及びソフトウェア制御式リソース割り当てを伴うマルチプロセッサコンピュータアーキテクチャ
JP4123621B2 (ja) * 1999-02-16 2008-07-23 株式会社日立製作所 主記憶共有型マルチプロセッサシステム及びその共有領域設定方法
FR2795196B1 (fr) * 1999-06-21 2001-08-10 Bull Sa Processus de liberation de pages physiques pour mecanisme d'adressage virtuel
US6725289B1 (en) * 2002-04-17 2004-04-20 Vmware, Inc. Transparent address remapping for high-speed I/O
JP2003345612A (ja) 2002-05-28 2003-12-05 Sony Corp 演算処理システム、コンピュータ・システム上でのタスク制御方法、並びにコンピュータ・プログラム
US6895491B2 (en) * 2002-09-26 2005-05-17 Hewlett-Packard Development Company, L.P. Memory addressing for a virtual machine implementation on a computer processor supporting virtual hash-page-table searching
WO2005036367A2 (en) * 2003-10-08 2005-04-21 Unisys Corporation Virtual data center that allocates and manages system resources across multiple nodes
US7194641B2 (en) * 2004-01-22 2007-03-20 International Business Machines Corporation Method and apparatus for managing power and thermal alerts transparently to an operating system in a data processing system with increased granularity in reducing power usage and thermal generation
US7222221B1 (en) * 2004-02-06 2007-05-22 Vmware, Inc. Maintaining coherency of derived data in a computer system
US7200734B2 (en) * 2004-07-31 2007-04-03 Hewlett-Packard Development Company, L.P. Operating-system-transparent distributed memory
US20060048160A1 (en) * 2004-09-02 2006-03-02 International Business Machines Corporation Method, apparatus, and computer program product for providing a self-tunable parameter used for dynamically yielding an idle processor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2520411C2 (ru) * 2010-03-01 2014-06-27 Арм Лимитед Устройство обработки данных и способ переключения рабочей нагрузки между первой и второй компоновкой схем обработки

Also Published As

Publication number Publication date
MY142170A (en) 2010-10-15
BRPI0506384A (pt) 2006-12-26
EP1679594A1 (en) 2006-07-12
KR20070054138A (ko) 2007-05-28
JP4982971B2 (ja) 2012-07-25
US20060075207A1 (en) 2006-04-06
TWI287717B (en) 2007-10-01
RU2397536C2 (ru) 2010-08-20
TW200622676A (en) 2006-07-01
US8286161B2 (en) 2012-10-09
KR101222823B1 (ko) 2013-01-15
JP2006127462A (ja) 2006-05-18
EP1679594A4 (en) 2011-03-02
WO2006035731A1 (ja) 2006-04-06

Similar Documents

Publication Publication Date Title
RU2006118704A (ru) Устройство обработки информации, способ управления процессом и компьютерная программа
US10423435B1 (en) Page swapping in virtual machine environment
US10089242B2 (en) Memory management for a hierarchical memory system
US10229065B2 (en) Unified hardware and software two-level memory
KR101746734B1 (ko) 가상 처리 시스템에서 어드레스 맵핑
WO2019237791A1 (zh) 虚拟化缓存的实现方法及物理机
US9612976B2 (en) Management of memory pages
US10445247B2 (en) Switching between single-level and two-level page table translations
JP6916782B2 (ja) 仮想マシンのページ・テーブル・キャッシュ・ラインをプリロードする方法、コンピューティング・システム、およびコンピュータ・プログラム
US20160103768A1 (en) TLB Management Method and Computer
WO2012112710A2 (en) Systems and methods for managing data input/output operations
US9984003B2 (en) Mapping processing method for a cache address in a processor to provide a color bit in a huge page technology
JP2006099332A5 (ru)
JP6242502B2 (ja) 仮想計算機システムの制御方法及び仮想計算機システム
US10691365B1 (en) Dynamic memory locality for guest memory
EP2874066B1 (en) Method in a memory management unit and a memory management unit, for managing address translations in two stages
US9600190B2 (en) Virtual machine functions for multiple privileged pages
US10102143B2 (en) Eviction control for an address translation cache
US20230185593A1 (en) Virtual device translation for nested virtual machines
US20190278714A1 (en) System and method for memory access latency values in a virtual machine
US11860783B2 (en) Direct swap caching with noisy neighbor mitigation and dynamic address range assignment
TW202340931A (zh) 具有雜訊鄰居緩解及動態位址範圍分配的直接交換快取
WO2022212022A1 (en) Processor supporting translation lookaside buffer (tlb) modification instruction for updating hardware-managed tlb and related methods
CN114756325A (zh) 数据处理方法及系统
WO2017022014A1 (ja) 仮想計算機システムの制御方法及び仮想計算機システム

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20150927