Claims (1)
Приемник дискретной информации с автоматическим согласованием скоростей передачи и приема, содержащий задающий генератор, формирователь опорной частоты, анализатор сигналов, формирователь тактовой частоты, декодер, блок определения рассогласования скоростей, блок формирования кода скорости, управляющий и информационный входы, тактовый и информационный выходы, при этом выход задающего генератора через формирователь опорной частоты подключен к первым входам анализатора сигналов, блока определения рассогласования скоростей, формирователя тактовой частоты и декодера, выход которого соединен с информационным выходом устройства, информационный вход которого подключен ко второму входу анализатора сигналов, первый выход которого соединен со вторым входом декодера, а второй - со вторыми входами блока определения рассогласования скоростей и формирователя тактовой частоты, первый выход которого подключен к тактовому выходу устройства и к третьему входу декодера, четвертый вход которого объединен с третьим входом формирователя тактовой частоты и подключен к управляющему входу устройства, а третий, четвертый и пятый выходы формирователя тактовой частоты соединены соответственно с третьим, четвертым и пятым входами блока определения рассогласования скоростей, шестой вход которого подключен к выходу задающего генератора, а первый и второй выходы - соответственно к счетному и управляющему входам блока формирования кода скорости, отличающийся тем, что в него введены блок памяти кода скорости, элемент ИЛИ, счетчик временного интервала, RS-триггер и элемент И, причем основные выходы блока формирования кода скорости подключены к информационным входам блока памяти кода скорости, выходы которого соединены с управляющими входами формирователя опорной частоты, дополнительный выход блока формирования кода скорости подключен ко входу установки в 1 RS-триггера, выход которого соединен со вторым входом элемента И, выход которого подключен к управляющему входу блока памяти кода скорости, а первый вход объединен с первым входом элемента ИЛИ и подключен ко второму выходу анализатора сигналов, выход элемента ИЛИ соединен со счетным входом счетчика временного интервала, вход установки в 0 которого подключен к первому выходу блока определения рассогласования скоростей, а выход - ко второму входу элемента ИЛИ, к дополнительному входу блока формирования кода скорости и входу установки в 0 RS-триггера.A discrete information receiver with automatic matching of transmission and reception rates, comprising a master oscillator, a reference frequency driver, a signal analyzer, a clock frequency generator, a decoder, a speed mismatch determination unit, a speed code generation unit, control and information inputs, and clock and information outputs, the output of the master oscillator through the reference frequency driver is connected to the first inputs of the signal analyzer, the unit for determining the mismatch of speeds, clock processor and a decoder, the output of which is connected to the information output of the device, the information input of which is connected to the second input of the signal analyzer, the first output of which is connected to the second input of the decoder, and the second to the second inputs of the speed mismatch determination unit and the clock driver, the first output which is connected to the clock output of the device and to the third input of the decoder, the fourth input of which is combined with the third input of the clock driver and connected to the control at the input of the device, and the third, fourth and fifth outputs of the frequency driver are connected respectively to the third, fourth and fifth inputs of the speed mismatch detection unit, the sixth input of which is connected to the output of the master oscillator, and the first and second outputs are respectively connected to the counting and control inputs of the block generating a speed code, characterized in that a speed code memory unit, an OR element, a time interval counter, an RS trigger and an AND element are introduced into it, and the main outputs of the code forming unit with The axes are connected to the information inputs of the speed code memory block, the outputs of which are connected to the control inputs of the reference frequency driver, the additional output of the speed code generator is connected to the setup input in 1 RS-flip-flop, the output of which is connected to the second input of the AND element, the output of which is connected to the control the input of the speed code memory block, and the first input is combined with the first input of the OR element and connected to the second output of the signal analyzer, the output of the OR element is connected to the counting input of the time counter interval, the input of which is set to 0 is connected to the first output of the unit for determining the mismatch of speeds, and the output is to the second input of the OR element, to the additional input of the speed code generation unit and the input of the setting to 0 RS-flip-flop.