Claims (1)
Ячейка памяти, содержащая коммутатор, N последовательных RC-цепей, первые выводы которых соединены с соответствующими выводами коммутатора, а вторые выводы - с общей шиной, асинхронный D-триггер, два двунаправленных ключа, выход первого из которых соединен со входом второго двунаправленного ключа и входом асинхронного D-триггера, прямой вход которого соединен с выходом второго двунаправленного ключа, управляющий вход которого соединен с выходом первого логического элемента ИЛИ-НЕ, отличающаяся тем, что дополнительно введены мультиплексор, счетчик импульсов, два синхронных D-триггера, два логических элемента ИЛИ-НЕ, выход второго логического элемента ИЛИ-НЕ является выходом данных ячейки памяти, а первый вход соединен с инверсным выходом асинхронного D-триггера, вход которого соединен с выходом коммутатора, управляющие входы которого соединены с соответствующими выходами мультиплексора, первые два входа которою соединены с соответствующими выходами счетчика импульсов, а два других входа мультиплексора являются адресными входами ячейки памяти, вход счетчика импульсов соединен с первым входом первого логического элемента ИЛИ-НЕ, С-входами первого и второго синхронных D-триггеров, прямые выходы которых соединены, соответственно, с первым и вторым входами третьего логического элемента ИЛИ-НЕ, выход которого соединен с управляющим входом мультиплексора и является стробирующим выходом ячейки памяти, инверсный выход второго из синхронных D-триггера соединен со вторым входом второго логического элемента ИЛИ-НЕ, прямой выход первого из синхронных D-триггеров соединен с вторым входом первого логического элемента ИЛИ-НЕ и управляющим входом первого двунаправленного ключа, вход которого является входом данных ячейки памяти, информационные входы первого и второго синхронных D-триггеров являются соответственно входами записи и считывания.A memory cell containing a switch, N serial RC circuits, the first pins of which are connected to the corresponding pins of the switch, and the second pins are connected to a common bus, an asynchronous D-flip-flop, two bidirectional keys, the output of the first of which is connected to the input of the second bidirectional key and the input asynchronous D-flip-flop, the direct input of which is connected to the output of the second bidirectional key, the control input of which is connected to the output of the first logical element OR-NOT, characterized in that the multiplexer is additionally introduced , a pulse counter, two synchronous D-flip-flops, two OR-NOT logic gates, the output of the second OR-NOT logical gate is a data output of a memory cell, and the first input is connected to the inverse output of an asynchronous D-trigger, the input of which is connected to the output of the switch the inputs of which are connected to the corresponding outputs of the multiplexer, the first two inputs of which are connected to the corresponding outputs of the pulse counter, and the other two inputs of the multiplexer are address inputs of the memory cell, the pulse counter input with is single with the first input of the first logical element OR-NOT, the C-inputs of the first and second synchronous D-flip-flops, the direct outputs of which are connected, respectively, with the first and second inputs of the third logic element OR-NOT, the output of which is connected to the control input of the multiplexer and is the gate output of the memory cell, the inverse output of the second of the synchronous D-flip-flops is connected to the second input of the second logical element OR NOT, the direct output of the first of the synchronous D-flip-flops is connected to the second input of the first logical element OR-NOT and the control input of the first bidirectional key, the input of which is the data input of the memory cell, the information inputs of the first and second synchronous D-flip-flops are respectively the write and read inputs.