Claims (1)
Таймер, содержащий последовательно соединенные генератор импульсов и счетчик, выходы которого соединены с первыми входами блока сравнения, выход которого соединен с первым входом логического элемента И, выход которого соединен с входом блока формирования команд, выходы которого соединены с входами блока формирования данных и являются выходами устройства, отличающийся тем, что дополнительно введен логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй логический элемент И, один вход которого - инверсный и второй счетчик, вход которого соединен с выходом второго логического элемента И, прямой вход которого соединен с выходом блока сравнения, вторые входы которого соединены с первыми выходами блока формирования данных, второй выход которого соединен с первым входом логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго счетчика, а выход - со вторым входом первого логического элемента и с инверсным входом второго логического элемента.A timer containing a pulse generator and a counter connected in series, the outputs of which are connected to the first inputs of the comparison unit, the output of which is connected to the first input of the AND logic element, the output of which is connected to the input of the command generation unit, the outputs of which are connected to the inputs of the data generation unit and are the device outputs , characterized in that the logical element EXCLUSIVE OR is additionally introduced, the second logical element AND, one input of which is inverse and the second counter, the input of which is connected to the course of the second AND gate, the direct input of which is connected to the output of the comparison unit, the second inputs of which are connected to the first outputs of the data generation unit, the second output of which is connected to the first input of the EXCLUSIVE OR logic element, the second input of which is connected to the output of the second counter, and the output is with the second input of the first logic element and with the inverse input of the second logic element.