Claims (1)
Устройство для регулирования водопотребления, содержащее генератор тактовых импульсов, датчик давления в водопроводной сети, датчик скорости расхода воды, суммирующий счетчик импульсов, соединенный входом с выходом генератора импульсов, первый и второй аналого-цифровые преобразователи, соединенные информационными входами с выходами датчиков давления и расхода воды соответственно, первый дешифратор, соединенный входами поразрядно с выходами счетчика импульсов, второй дешифратор, соединенный входами поразрядно с выходами первого аналого-цифрового преобразователя, элемент задержки, блок умножения, соединенный входом управления с выходом элемента задержки, регистр оперативной памяти, интегратор (блок суммирования) и блок индикации, соединенный входами поразрядно с выходами интегратора, причем вход элемента задержки соединен с выходом элемента ИЛИ, выходы блока умножения поразрядно соединены с информационными входами регистра оперативной памяти, отличающееся тем, что в него введены датчик солености воды, третий аналого-цифровой преобразователь, соединенный входом с выходом датчика солености воды, датчик прозрачности воды, четвертый аналого-цифровой преобразователь, соединенный входом с выходом датчика прозрачности воды, кольцевой регистр сдвига, соединенный информационным входом с выходом генератора импульсов, третий дешифратор, соединенный входами поразрядно с выходами третьего аналого-цифрового преобразователя, четвертый дешифратор, соединенный входами поразрядно с выходами четвертого аналого-цифрового преобразователя, элемент ИЛИ, соединенный входами с вторым, третьим, четвертым и пятым выходами регистра сдвига, группа первых элементов И, соединенных первыми входами со вторым выходом регистра сдвига, вторыми выходами - поразрядно с выходами первого дешифратора, а выходами поразрядно с первыми информационными входами блока умножения, группа вторых элементов И, соединенных первыми входами со вторым выходом регистра сдвига, а вторыми входами поразрядно с выходами второго дешифратора, группа третьих элементов И, соединенных первыми входами с третьим выходом регистра сдвига, а вторыми входами поразрядно с выходами второго аналого-цифрового преобразователя, группа четвертых элементов И, соединенных первыми входами с четвертым выходом регистра сдвига, а вторыми входами поразрядно с выходами третьего дешифратора, группа пятых элементов И, соединенных первыми входами с пятым выходом регистра сдвига, а вторыми входами поразрядно с выходами четвертого дешифратора, выходы групп вторых, третьих, четвертых и пятых элементов И поразрядно соединены со вторыми информационными входами блока умножения, формирователь заднего фронта импульсов, соединенный входом с шестым выходом регистра сдвига, а выходом со входом обнуления регистра оперативной памяти, и шестая группа элементов И, соединенных первыми входами с выходом элемента ИЛИ, вторыми входами поразрядно с выходами регистра оперативной памяти, а выходами поразрядно с первыми информационными входами блока умножения, причем вход ввода отрицательного значения коэффициента регистра оперативной памяти соединен с соответствующими выходами второго, третьего и четвертого дешифраторов, а выход отрицательного значения содержимого регистра оперативной памяти соединен с соответствующим входом интегратора.A device for regulating water consumption, comprising a clock pulse generator, a pressure sensor in the water supply network, a water flow rate sensor, a summing pulse counter connected to the input to the output of the pulse generator, first and second analog-to-digital converters connected by information inputs to the outputs of the pressure and water flow sensors accordingly, the first decoder connected by inputs bitwise with the outputs of the pulse counter, the second decoder connected by inputs bitwise with the outputs of the first logo-digital converter, a delay element, a multiplication unit connected by a control input to the output of a delay element, a memory register, an integrator (summing unit) and an indication block connected by inputs bitwise with the outputs of the integrator, and the input of the delay element is connected to the output of the OR element, outputs the multiplication unit is bitwise connected to the information inputs of the RAM register, characterized in that a water salinity sensor and a third analog-to-digital converter connected to the input are introduced into it with an output of a water salinity sensor, a water transparency sensor, a fourth analog-to-digital converter connected to an input with an output of a water transparency sensor, a ring shift register connected to an output of a pulse generator by an information input, a third decoder connected to the outputs of the third analog-to-digital converter, a fourth decoder connected by inputs to the outputs of the fourth analog-to-digital converter, an OR element connected by inputs to the second, third, fourth and fifth the outputs of the shift register, the group of the first AND elements connected by the first inputs to the second output of the shift register, the second outputs bitwise with the outputs of the first decoder, and the outputs bitwise with the first information inputs of the multiplication unit, the group of second elements AND connected by the first inputs with the second output of the shift register and the second inputs bitwise with the outputs of the second decoder, a group of third elements And connected by the first inputs to the third output of the shift register, and the second inputs bitwise with the outputs of the second analog-to-digital converter, a group of fourth AND elements connected by the first inputs to the fourth output of the shift register, and second inputs bitwise with the outputs of the third decoder, a group of fifth I elements connected by the first inputs with the fifth output of the shift register, and second inputs bitwise with the outputs of the fourth decoder , the outputs of the groups of the second, third, fourth and fifth elements AND are bitwise connected to the second information inputs of the multiplication unit, the shaper of the trailing edge of the pulses connected to the input with a direct shift register output, and an output with an input for resetting the RAM register, and the sixth group of AND elements connected by the first inputs to the output of the OR element, second inputs bitwise with the outputs of the RAM register, and outputs bitwise with the first information inputs of the multiplication block, and input input a negative value of the coefficient of the register of random access memory is connected to the corresponding outputs of the second, third and fourth decoders, and the output of a negative value of the contents of the register of operative memory is connected to the corresponding input of the integrator.