RU2001128460A - Устройство для управления получением оценки качества знаний в системе дистанционного обучения - Google Patents

Claims (1)

1. Устройство для управления получением оценки качества знаний в системе дистанционного обучения, содержащее первый регистр, информационный вход которого является первым информационным входом устройства, а синхронизирующий вход - первым синхронизирующим входом устройства, второй регистр, информационный вход которого соединен с выходом блока памяти, являющимся первым информационным выходом устройства, третий регистр, информационный вход которого является вторым информационным входом устройства, синхронизирующий вход является вторым синхронизирующим входом устройства, а выход подключен к одному входу первого компаратора, другой вход которого соединен с выходом второго регистра, а выходы соединены с одними входами первого и второго элементов И соответственно, второй компаратор, один вход которого соединен с выходом первого счетчика, а выходы подключены к одним входам третьего и четвертого элементов И соответственно, первый элемент ИЛИ, один вход которого соединен с выходом третьего элемента И, а выход соединен с входом первого элемента задержки, выход которого подключен к входу второго элемента задержки, выход которого соединен с входом считывания блока памяти и с входом третьего элемента задержки, первый триггер, единичный вход которого является первым управляющим входом устройства, второй элемент ИЛИ, один вход которого является вторым управляющим входом устройства, а выход подключен к установочному входу первого триггера, четвертый элемент задержки, вход которого соединен с вторым синхронизирующим входом устройства, а выход подключен к синхронизирующему входу первого компаратора и к другим входам первого и второго элементов И, второй триггер, единичный вход которого подключен к выходу второго элемента И, соединенному с счетным входом второго счетчика, первую группу элементов И, одни входы которых соединены с выходом четвертого элемента И, вторую группу элементов И, одни входы которых подключены к выходам второго регистра, третий элемент ИЛИ, один вход которого соединен с выходом первого элемента ИЛИ, пятый и шестой элементы И, одни входы которых соединены с единичным выходом первого триггера, седьмой элемент И, один вход которого соединен с инверсным выходом первого триггера, отличающееся тем, что оно содержит определитель опорного адреса теста, информационный вход которого соединен с выходом первого регистра, синхронизирующий вход подключен к первому синхронизирующему входу устройства, информационный выход соединен с другим входом второго компаратора, а синхронизирующий выход соединен с другим входом первого элемента ИЛИ, сумматор, один информационный вход которого подключен к информационному выходу определителя опорного адреса теста, другой информационный вход соединен с выходом первого счетчика, синхронизирующий вход подключен к выходу первого элемента задержки, установочный вход соединен с выходом четвертого элемента И, а выход сумматора подключен к адресному выходу блока памяти, дешифратор, вход которого соединен с выходом второго счетчика, а выходы подключены к другим входам элементов И первой группы, а выходы являются вторым информационным выходом устройства, при этом другой вход пятого элемента И подключен к выходу первого элемента И, другой вход шестого элемента подключен к выходу второго элемента И, другие входы элементов И второй группы соединены с единичными выходами первого и второго триггеров, другие входы шестого и седьмого элементов И подключены к выходу второго элемента И, а выход седьмого элемента И соединен с другим входом третьего элемента ИЛИ, выход которого подключен к другому входу третьего элемента И.