Система управления распределением данных в информационной сети ГАС “Выборы”, содержащая первый регистр, информационный вход которого является первым информационным входом системы, синхронизирующий вход подключен к выходу первого элемента И, один вход которого является первым синхронизирующим входом системы, а соответствующий выход первого регистра соединен с информационным входом первого блока памяти, первый селектор адреса, информационный вход которого подключен к соответствующему выходу первого регистра, синхронизирующий вход соединен с выходом первого элемента И, второй регистр, информационный вход которого соединен с информационным выходом первого селектора адреса, синхронизирующий выход которого подключен к синхронизирующему входу второго регистра, элементы ИЛИ первой группы, одни входы которых соединены с соответствующим выходом второго регистра, другие входы подключены к выходам соответствующих элементов И первой группы, одни из входов которых являются первым адресным входом системы, а выходы элементов ИЛИ первой группы соединены с адресным входом первого блока памяти, вход управления записью которого подключен к выходу первого элемента задержки, являющемуся первым синхронизирующим выходом системы, вход управления считыванием соединен с выходом второго элемента И, а выход первого блока памяти является первым информационным выходом системы, второй элемент задержки, вход которого соединен с выходом первого элемента задержки, а выход подключен к установочным входам первого и второго регистров и к входу третьего элемента задержки, выход которого соединен с одним входом второго элемента И, выход которого подключен к входу четвертого элемента задержки и к другим входами элементов И первой группы, третий регистр, информационные входы которого являются вторым информационным входом системы, а синхронизирующий вход является вторым синхронизирующим входом системы, первый триггер, единичный вход которого является третьим синхронизирующим входом системы, установочный вход подключен к выходу четвертого элемента задержки, прямой выход первого триггера соединен с другим входом второго элемента И, а инверсный выход подключен к другому входу первого элемента И, пятый элемент задержки, выход которого соединен с входом шестого элемента задержки, элемент ИЛИ, выход которого подключен к установочным входам второго триггера и третьего регистра, третий элемент И, один вход которого соединен с инверсным выходом второго триггера, а другой - является четвертым синхронизирующим входом системы, второй блок памяти, адресный вход которого соединен с выходами элементов ИЛИ второй группы, информационный вход является третьим информационным входом системы, а выход подключен к одним входам элементов И блока элементов, выходы которых являются группами информационных выходов системы, отличающаяся тем, что она содержит второй селектор адреса, информационный вход которого соединен с одним выходом третьего регистра, синхронизирующий вход подключен к второму синхронизирующему входу системы, четвертый регистр, информационный вход которого соединен с информационным выходом второго селектора адреса, синхронизирующий выход которого подключен к синхронизирующему входу четвертого регистра, установочный вход которого соединен с выходом элемента ИЛИ, первый компаратор, информационные входы которого соединены с другим выходом третьего регистра и с первым выходом четвертого регистра, синхронизирующий вход первого компаратора подключен к синхронизирующему выходу второго селектора адреса, а один выход подключен к одному входу элемента ИЛИ, второй компаратор, информационные входы которого также соединены с другим выходом третьего регистра и с вторым выходом четвертого регистра, синхронизирующий вход подключен к другому выходу первого компаратора, при этом первый выход второго компаратора соединен с другим входом элемента ИЛИ, а второй выход является вторым синхронизирующим выходом системы, дешифратор, входы которого соединены с третьим выходом четвертого регистра, элементы И второй группы, одни входы которых подключены к четвертому выходу четвертого регистра, другие входы соединены с выходом пятого элемента задержки и с прямым выходом второго триггера, а выходы подключены к одним входам элементов ИЛИ второй группы, элементы И третьей группы, одни входы которых являются вторым адресным входом системы, другие соединены с инверсным выходом второго триггера и с выходом третьего элемента И, а выходы подключены к другим входам элементов ИЛИ второй группы, седьмой элемент задержки, вход которого соединен с выходом третьего элемента И, а выход подключен к входу управления записью второго блока памяти, вход управления считыванием которого соединен с выходом шестого элемента задержки и с другими входами элементов И блока элементов, третьи входы которых подключены к соответствующим выходам дешифратора, и элементы И четвертой группы, одни входы которых соединены с другим выходом третьего регистра, другие входы подключены к второму выходу второго компаратора, а выходы являются вторым информационным выходом системы, при этом второй выход второго компаратора соединен с входом пятого элемента задержки и с единичным входом второго триггера.