RU1833919C - Device for ram unit check - Google Patents
Device for ram unit checkInfo
- Publication number
- RU1833919C RU1833919C SU914928003A SU4928003A RU1833919C RU 1833919 C RU1833919 C RU 1833919C SU 914928003 A SU914928003 A SU 914928003A SU 4928003 A SU4928003 A SU 4928003A RU 1833919 C RU1833919 C RU 1833919C
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- trigger
- inputs
- outputs
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл функционального контрол ОЗУ большой информационной емкости. Цель изобретени - повышение достоверности контрол за счет более полного обнаружени неисправностей от взаимного вли ни чеек пам ти . Устройство содержит счетчик адреса I,триггер записи-чтени 2, блок отображени 3, счетчик кадров 4, блок сравнени 5, первый триггер 7, генератор 7, формирователь сигналов выборки 8, второй триггер 9, одновибратор 10, первый демультиплексор I1,второй демультиплексор 12, первый элемент ИЛИ 13, второй элемент ИЛИ 14, первый мультиплексор 15 и второй мультиплексор 16, элемент задержки 17. 1 ил.The invention relates to computer technology and can be used for functional control of RAM of large information capacity. The purpose of the invention is to increase the reliability of monitoring by more fully detecting faults from the mutual influence of memory cells. The device comprises an address counter I, a write-read trigger 2, a display unit 3, a frame counter 4, a comparison unit 5, a first trigger 7, a generator 7, a sampler 8, a second trigger 9, a one-shot 10, a first demultiplexer I1, a second demultiplexer 12 , the first element OR 13, the second element OR 14, the first multiplexer 15 and the second multiplexer 16, the delay element 17. 1 il.
Description
Изобретение относитс к вычислительной технике и может быть использовано дл функционального контрол полупроводниковых микросхем оперативной пам ти.The invention relates to computer technology and can be used for functional control of semiconductor RAM chips.
Целью изобретени вл етс повышение , достоверности контрол за счет более полного обнаружени неисправностей взаимного вли ни чеек пам ти.The aim of the invention is to increase the reliability of control by more fully detecting faults in the mutual influence of memory.
На чертеже изображена схема устройства дл контрол оперативной пам ти.The drawing shows a diagram of a device for monitoring RAM.
Устройство содержит счетчик адреса 1, триггер записи-чтени 2, блок отображени 3, счетчик кадров 4, блок сравнени 5, первый триггер 6, генератор 7, формирователь сигналов выборки 8, второй триггер 9, одно- вибратор 10, первый демультиплексор 11, второй демультиплексор 12, первый элемент ИЛИ 13, второй элемент ИЛИ 14, первый мультиплексор 15 и второй мультиплексор 16, элемент задержки 17.The device comprises an address counter 1, a write-read trigger 2, a display unit 3, a frame counter 4, a comparison unit 5, a first trigger 6, a generator 7, a sampler 8, a second trigger 9, a single vibrator 10, a first demultiplexer 11, a second demultiplexer 12, first OR element 13, second OR element 14, first multiplexer 15 and second multiplexer 16, delay element 17.
Устройство имеет следующую структуру св зей. Первый вход блока отображени 3 вл етс информационным входом устройства , первым управл ющим выходом которого вл етс вход формировател сигналов выборки 8, вход которого и первый вход блока сравнени 5 объединены и подключены к выходу генератора 7. Пр мой выход триггера записи-чтени 2 вл етс вторым управл ющим выходом устройства, информационным выходом которого вл етс выход блока сравнени 5, входы первой группы которого соединены с информационными выходами счетчика адреса 1 и вл ютс адресными выходами устройства. Информационные выходы счетчика кадров 4 подключены ко входам второй группы блока сравнени 5. второй вход которого и второй вход блока отображени 3 объединены и подключены к пр мому выходу первого триггера 5. Вход второго триггера 9 подклюСПThe device has the following communication structure. The first input of the display unit 3 is the information input of the device, the first control output of which is the input of the sampler 8, the input of which and the first input of the comparison unit 5 are combined and connected to the output of the generator 7. The direct output of the write-read trigger 2 is the second control output of the device, the information output of which is the output of the comparison unit 5, the inputs of the first group of which are connected to the information outputs of the address counter 1 and are the address outputs of the device. The information outputs of the frame counter 4 are connected to the inputs of the second group of the comparison unit 5. The second input of which and the second input of the display unit 3 are combined and connected to the direct output of the first trigger 5. The input of the second trigger 9 is connected
сwith
соwith
CJ СА ЮCJ SA Yu
юYu
чей к инверсному выходу первого триггера 6, вход которого соединен с выходом второго мультиплексора 16, первый и второй BXOV- ды которого-подключены соответственно к выходам пр мого и обратного переноса счетчика кадров 4, входы пр мого и обратного счета которого подключены к первому и второму выходам второго демультиплек- сора 12, вход которого соединен с выходом второго элемента ИЛИ 14, первый вход которого подключен к инверсному выходу триггера записи-чтени 2, выход которого соединен с выходом первого мультиплексора 15. Первый и второй входы первого мультиплексора 15 подключены соответственно к выходам пр мого и обратного переноса счетчика адреса 1, входы пр мого и обратного счета которого подключены соответственно к первому и второму выходам первого демультиплексора 11, вход которого соединен с выходом первого элемента ИЛИ 13, Первый вход элемента ИЛИ 13 соединен с выходом генератора 7, вход которого, вход одновибратора 10, управл ющие входы первого 11 и второго 12 демультиплексоров и вход элемента задержки 17 объединены и подключены к пр мому выходу второго триггера 9, инверсный выход которого соединен с третьим входом блока отображени 3, вторые входы первого 13 и второго 14 элементов ИЛИ объединены и подключены к выходу одновибратора 1-0. Управл ющие входы первого 15 и второго 16 мультиплексоров объединены и подключены к выходу элемента задержки 17.whose to the inverse output of the first trigger 6, the input of which is connected to the output of the second multiplexer 16, the first and second BXOVs of which are connected respectively to the outputs of the forward and reverse transfer of frame counter 4, the inputs of the forward and reverse counts of which are connected to the first and second the outputs of the second demultiplexer 12, the input of which is connected to the output of the second element OR 14, the first input of which is connected to the inverse output of the write-read trigger 2, the output of which is connected to the output of the first multiplexer 15. The first and second input the first multiplexer 15 are connected respectively to the outputs of the forward and reverse transfer of the counter of address 1, the inputs of the forward and reverse counts of which are connected respectively to the first and second outputs of the first demultiplexer 11, the input of which is connected to the output of the first element OR 13, The first input of the element OR 13 is connected with the output of the generator 7, the input of which, the input of the one-shot 10, the control inputs of the first 11 and second 12 demultiplexers and the input of the delay element 17 are combined and connected to the direct output of the second trigger 9, inverse th output is connected to the third input of the display unit 3, second inputs of first 13 and second 14 OR elements are coupled and connected to the output of the monostable 1-0. The control inputs of the first 15 and second 16 multiplexers are combined and connected to the output of the delay element 17.
Устройство/работает следующим образом . Блок 5 сравнени осуществл ет поразр дное сравнение состо ни счетчика 1 адреса и счетчика 4 кадров. Результат сравнени записываетс в провер емую пам ть по адресу, определ емому счетчиком 1 адреса . Импульс с генератора 7 передним фронтом стробирует блок 5, единица на счетчик 1 адреса поступает по его заднему фронту, вследствие чего сначала происходит сравнение состо ни счетчика 1 адреса и счетчика 4 кадров, а затем по вл етс новый адрес. Вначале работы счетчики 1,4 и триггеры 2,6,9 обнулены, В результате сравнени состо ний счетчиков 1 и 4 блок сравнени 5 выдает логическую единицу, котора записываетс в испытуемую пам ть по нулевому адресу. В дальнейшем, по мере поступлени импульсов с генератора 7, которые проход т через первый элемент ИЛИ 13 и первый демультиплексор 11 на вход пр мого счета счетчика адреса 1, имеет место посто нное несравнение состо ний счетчиков 1 и 4 и по всем адресам провер емой пам ти осуществл етс запись нулей.The device / operates as follows. Comparison unit 5 performs a bitwise comparison of the status of the address counter 1 and the frame counter 4. The result of the comparison is written to the checked memory at the address determined by the counter 1 of the address. The pulse from the generator 7 by the leading edge gates the block 5, the unit goes to the counter 1 of the address at its trailing edge, as a result of which the state of the counter 1 of the address and the counter 4 frames is compared, and then a new address appears. At the beginning of operation, the counters 1,4 and the triggers 2,6,9 are reset to zero. As a result of comparing the states of the counters 1 and 4, the comparison unit 5 produces a logical unit, which is written to the test memory at the zero address. Subsequently, as pulses from the generator 7 arrive, which pass through the first OR element 13 and the first demultiplexer 11 to the input of the direct counter of address counter 1, there is a constant non-comparison of the states of counters 1 and 4 and to all addresses of the memory being checked This records zeros.
Импульс переполнени с пр мого выхода переноса счетчика адреса 1 проходит через первый мультиплексор 15 и переводит триггер записи-чтени 2 в состо ние логической единицы, что задает режим чтени из провер емой пам ти. Далее происходит считывание информации по всем адресам, в момент окончани которого в результате обратного опрокидывани триггера записи-чтени 2 сигнал с его инверсного выхода, пройд через второй элемент ИЛИ 14 и второй демультиплексор 12, поступит на вход пр мого счета и запишет единицу в счетчик кадров 4. В очередном кадре записи единица будет записана по первому адресу, так как блок сравнени 5 сработает в момент совпадени состо ний счетчиков 1 и 4. По всем остальным чейкам пам ти будет записана нулева информаци .The overflow pulse from the direct transfer output of address counter 1 passes through the first multiplexer 15 and sets the write-read trigger 2 to the logical unit state, which sets the read mode from the memory being checked. Next, information is read at all addresses, at the end of which, as a result of reverse tipping of the write-read trigger 2, the signal from its inverse output, passes through the second element OR 14 and the second demultiplexer 12, will go to the input of the direct account and write the unit to the frame counter 4. In the next frame of the recording, the unit will be recorded at the first address, since the comparison unit 5 will work when the states of counters 1 and 4 coincide. Zero information will be recorded on all other memory cells.
Така последовательность работы будет соблюдатьс до момента окончани первого цикла, то есть когда импульс с выхода пр мого переноса счетчика кадров 4, пройд через второй мультиплексор 16, не установит первый триггер 6 в состо ние логической единицы. Во втором цикле контрол под воздействием сигнала с пр мого выхода первого триггера 6 блок сравнени . 5 будет выдавать инверсную информацию по отношению к той, котора формировалась в первом цикле. Одновременно этот же сигнал задает блоку отображени 3 режим инвертировани информации, поступающей на информационный вход устройства. Таким образом к моменту окончани второго цикла в блок отображени 3 должно запи- сатьс , в случае исправной работы провер емой пам ти, ровно 2 единиц. По окончании второго цикла контрол импульс с выхода пр мого переноса счетчика кадров 4, пройд через второй мультиплексор 16, опрокинет первый триггер 6 в состо ниеSuch a sequence of work will be observed until the end of the first cycle, i.e., when the pulse from the output of the direct transfer of frame counter 4, passing through the second multiplexer 16, does not set the first trigger 6 to the state of a logical unit. In the second cycle, the control unit is under the influence of a signal from the direct output of the first trigger 6. 5 will provide inverse information with respect to that generated in the first cycle. At the same time, the same signal sets the display unit 3 to invert information received at the information input of the device. Thus, by the end of the second cycle, exactly 2 units should be written to the display unit 3, in case of correct operation of the memory being checked. At the end of the second control cycle, the pulse from the output of the direct transfer of the frame counter 4, passing through the second multiplexer 16, will overturn the first trigger 6 to the state
логического нул . Положительный фронт импульса с инверсного выхода триггера 6 запишет во второй триггер 9 логическую единицу. Это значение с пр мого выхода второго триггера 9 поступит на управл ющие входы первого и второго демультиплексоров 11 и 12, которые перейдут в режим подключени счетных импульсов на входы обратного счета счетчиков 1 и 4. После завершени процессов коммутации, спадом короткого сигнала с выхода одновибратора 10, который был запущен перепадом на пр мом выходе триггера 9, вычитаетс единица из счетчиков 1 и 4. Поскольку после окончани второго цикла контрол эти счетчики находились в нулевом состо нии, то после вычитани единицы они перейдут в состо ние все единицы.logical zero. The positive edge of the pulse from the inverse output of trigger 6 will write a logical unit to the second trigger 9. This value from the direct output of the second trigger 9 will go to the control inputs of the first and second demultiplexers 11 and 12, which will switch to the mode of connecting the counting pulses to the inputs of the counting counters 1 and 4. After completion of the switching processes, the decay of the short signal from the output of the one-shot 10 , which was started by a differential at the direct output of trigger 9, the unit is subtracted from counters 1 and 4. Since after the end of the second control cycle these counters were in the zero state, then after subtracting the unit they will go into cost all units.
После этого, первый и второй мультиплексоры 15 и 16, под действием сигнала управлени , поступающего на них с пр мого выхода второго триггера 9 через элемент 5 задержки 17, осуществл ют коммутацию на входы триггеров 2 и 6 выходов обратного переноса счетчиков 1 и 4 соответственно.After that, the first and second multiplexers 15 and 16, under the action of a control signal supplied to them from the direct output of the second trigger 9 through the delay element 5, 17, the reverse transfer outputs of the counters 1 and 4 are switched to the inputs of the triggers 2 and 6, respectively.
Дальнейша работа устройства в тече- 10 ние третьего и четвертого циклов/котора начнетс в момент поступлени очередного импульса с генератора 7, будет отличатьс от работы в течение первого и второго циклов только переборами адресов чеек пам - 15 ти в пор дке уменьшени . По окончании четвертого цикла второй триггер 9 вернетс в нулевое состо ние, что приведет к остановке генератора 7 и выдаче команд в блок отображени 3 на индикацию. Если за вре- 20 м четырех циклов контрол в блок отображени 3 запишетс ровно единиц, то это приведет к выдаче индикации Годен, во всех остальных случа х будет зафиксирована неисправность провер емой опера- 25 тивной пам ти.Further operation of the device during the third and fourth cycles / which will begin at the moment of the next pulse from the generator 7 will differ from the operation during the first and second cycles only by enumerating the addresses of memory cells - 15 in order of decreasing. At the end of the fourth cycle, the second trigger 9 will return to the zero state, which will stop the generator 7 and issue commands to the display unit 3 for indication. If exactly 20 units are written into the display unit 3 during 20 m of four control cycles, this will lead to the display of the Good date, in all other cases, a malfunction of the tested RAM will be recorded.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914928003A RU1833919C (en) | 1991-02-12 | 1991-02-12 | Device for ram unit check |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914928003A RU1833919C (en) | 1991-02-12 | 1991-02-12 | Device for ram unit check |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1833919C true RU1833919C (en) | 1993-08-15 |
Family
ID=21570060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU914928003A RU1833919C (en) | 1991-02-12 | 1991-02-12 | Device for ram unit check |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1833919C (en) |
-
1991
- 1991-02-12 RU SU914928003A patent/RU1833919C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1251187, кл. G 01 С 29/00, 1986. Авторское свидетельство СССР Ns 1249588, кл. G 11 С 29/00, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4139818A (en) | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof | |
US6728906B1 (en) | Trace buffer for a configurable system-on-chip | |
RU1833919C (en) | Device for ram unit check | |
US5276809A (en) | Method and apparatus for capturing real-time data bus cycles in a data processing system | |
CN114090480B (en) | Master control embedded instruction and data recording device | |
SU1108511A1 (en) | Storage with selfcheck | |
SU1406596A1 (en) | Device for recording results of check | |
SU1283769A1 (en) | Device for checking logic units | |
KR950006214B1 (en) | Pattern memory circuit with self-checking circuit | |
SU1140180A1 (en) | Primary storage with self-check | |
SU1156145A1 (en) | Primary storage with self-check | |
SU1401520A2 (en) | Device for checking on-line memory | |
SU1640743A1 (en) | One-digit memory unit controller | |
SU1257704A1 (en) | Buffer storage | |
SU1575207A1 (en) | Device for checking troubles of object | |
SU1536444A1 (en) | Device for checking multidigital memory units | |
SU1405060A1 (en) | Test generator | |
SU1022224A1 (en) | Dynamic storage with self-check | |
SU1200347A1 (en) | Device for checking address circuits of memory block | |
SU750570A1 (en) | Rapid-access checking device | |
SU1495851A1 (en) | Buffer storage | |
SU1249588A1 (en) | Device for checking integrated circuits of internal memory | |
SU1665533A2 (en) | Switching system testing device | |
SU1361632A1 (en) | Buffer memory | |
SU1376075A1 (en) | Device for input of information from two-position transducers |