RU1824656C - Способ изготовлени МОП-транзистора - Google Patents
Способ изготовлени МОП-транзистораInfo
- Publication number
- RU1824656C RU1824656C SU914950080A SU4950080A RU1824656C RU 1824656 C RU1824656 C RU 1824656C SU 914950080 A SU914950080 A SU 914950080A SU 4950080 A SU4950080 A SU 4950080A RU 1824656 C RU1824656 C RU 1824656C
- Authority
- RU
- Russia
- Prior art keywords
- polysilicon
- thickness
- layer
- dielectric mask
- gate
- Prior art date
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Использование: микроэлектроника, способ изготовлени МОП-транзистора в производстве интегральных схем. Сущность изобретени : перед формированием диэлектрической маски формируют подзатвор- ный окисел и нанос т слой поликремни толщиной hi, после формировани диэлектрической маски провод т травление сло поликремни толщиной hi до подзатворно- го окисла, формируют охранную область и полевой окисел, затем удал ют диэлектрическую маску и формируют слой поликремни толщиной Н нанесением сло поликремни толщиной h2, где ha Н - hi, после чего формируют из поликремни затвор и разводку. Способ позвол ет увеличить точность воспроизведени размера поликремниевого затвора и снизить толщину поликремниевой разводки. 7 ил.
Description
Изобретение относитс к области микроэлектроники и может быть использовано в производстве интегральных схем с высокой плотностью упаковки.
Целью изобретени вл етс увеличение точности воспроизведени размера поликремниевого затвора и снижение толщины поликремниевой разводки.
Предлагаемый способ изготовлени МОП транзистора иллюстрируетс фиг. 1-7, на которых приведены сечени структуры на различных этапах изготовлени и введены следующие обозначени .
Кремниева подложка 1, охранна область 2, слой подзатворного окисла 3. слой поликремни 4. область диэлектрической маски 5, фоторезистивный маскирующий слой 6. слой полевого окисла 7, затвор 8,
стокова , истокова области 9, 10, контакт к подлджке 11, межсхемные соединени 12.
Пример реализации способа более полно раскрывающий техническую сущность предложени состоит из следующих операций .
На поверхности кремниевой подложки 1. например из кремни р-типа проводимости КДБ-10, после химической обработки формируетс подзатворный окисел кремни 2 термообработкой подложки 1 в окисл ющей и инертной средах при температуре 1000°С в течение 60 мин. При этом формируем
етс слой оксида кремни толщиной 500 А. На поверхность сло 2 наноситс слой поликремни 4 толщиной 0.3 мкм. Поликремний наноситс методом из газовой азы моно- силана при пониженном давлении равном 40 пА и температуре 620°С.
00
ю
Јь
о ел о
На поверхности сло поликремни формируетс маскирующий слой диэлектрика, состо щий из оксида кремни толщиной 0,05 мкм и нитрида кремни толщиной 0,1 мкм. Из этого сло формируютс области 5 в местах расположени активных областей МОП-транзистора (фиг.1). Дл этого методом фотолитографии формируютс области фоторезистивного маскирующего сло и проводитс травление диэлектрической маски 5. После травлени маскирующего сло 5 провод т травление сло поликремни до подэатворного окисла, затем формируют охранную область 2. Дл этого формируетс маскирующа область 6 и проводитс имплантаци ионами легирующей примеси, например , бора с энергией Е 40 кэВ и дозой д 10 мкКл/см2 . После имплантации удал етс слой 6 и проводитс термообработка при температуре 1000°С в течение 120 мин в инертной среде дл активации примеси и разгонки примеси имплантируемой примеси на глубину 1 мкм.
Полевой оксид кремни формируетс толщиной 0,8-1,0 мкм термообработкой поверхности кремниевой подложки в окисл ющей среде при температуре 950°С в течение 30 мин и давлении 15 атм (фиг.З). Удал етс диэлектрическа маска 5, затем нанос т слой поликремни толщиной 0.3 мкм. При этом на поверхности полевого окисла толщиной поликремни равна 0,3 мкм. Методами фотолитографии и травлени ми формируетс поликремниевый затвор 8 транзистора толщиной 0,6 мкм. Затем формируютс области истока и стока. Дл этого формируют маску из фоторезиста 6 и провод т имплантацию ионов легирующей примеси , например фосфора с энергией Е 80 кэВ и дозой д 200 мкКл/см . Последующа термообработка приводит к активации имплантируемой примеси в области стока, истока и затвора. Термообработка происходит в окисл ющей атмосфере при температуре 950°С до достижени поверхностного сопротивлени стока и истока 50 Ом/о , при этом на поверхности кремниевой подложки формируетс оксид кремни толщиной 0,2- 0,3 мкм. Операци ми фотолитографии и ионного легировани бором энергией Е 60 кэВ и дозой д 200 мкКл/см2 формируетс
контакт к подложке (11). Последующа термообработка при температуре 950°С обес- печивает активацию примеси с поверхности сопротивлением 60 Ом/о.
Заключительным этапом изготовлени
транзистора вл етс формирование межсхемных соединений. Дл этого вскрываютс контактные окна к активным област м структуры МОП-транзистора и формируютс металлизированные соединени из алюмини или его сплавов с кремнием.
Так как толщина поликремни в местах пересечений металлизации с поликремниевой разводкой уменьшена до 0,3 мкм по
сравнению с прототипом, то это снизит веро тность разрыва металлизированных соединений , что в конечном итоге вместе с таким фактором как защита области канала МОП-транзистора при технологических операци х слоем поликремни приведет к повышению надежности изготовлени .
Этот способ найдет широкое применение в технологии изготовлени ИС.
Claims (1)
- Формула изобретениСпособ изготовлени МОП-транзистора в кремниевой подложке, включающий формирование диэлектрической маски над местом активных областей транзистора,формирование охранной области и полевого окисла, удаление диэлектрической маски, формирование подзатворного окисла, сло поликремни толщиной Н, затвора и разводки из поликремни , областей стока и истока , изол ции и металлизации, отличающийс тем, что, с целью увеличени точности воспроизведени размера поликремниевого затвора и снижени толщины поликремниевой разводки, перед формированием диэлектрической маски формируют подзатворный окисел и нанос т слой поликремни толщиной hi, где hi Н, после формировани диэлектрической маски провод т травление сло поликремни толщиной hi до подзатворного окисла, формируют охранную область и полевой окисел, затем удал ют диэлектрическую маску и формируют слой полкремни толщиной Н нанесением поликремни толщиной П2. гдеhz H-h, после чего формируют из поликремни затвор и разводку.Фиг.1I1 23 SVФиг.1Фиг Л8
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914950080A RU1824656C (ru) | 1991-06-27 | 1991-06-27 | Способ изготовлени МОП-транзистора |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914950080A RU1824656C (ru) | 1991-06-27 | 1991-06-27 | Способ изготовлени МОП-транзистора |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1824656C true RU1824656C (ru) | 1993-06-30 |
Family
ID=21581688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU914950080A RU1824656C (ru) | 1991-06-27 | 1991-06-27 | Способ изготовлени МОП-транзистора |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1824656C (ru) |
-
1991
- 1991-06-27 RU SU914950080A patent/RU1824656C/ru active
Non-Patent Citations (1)
Title |
---|
Курносое А.И.. Юдин В.В. Технологи производства полупроводниковых приборов дл интегральных схем. М.: Высша школа, 1986. с.357-358. Зи С. Технологи СБИС. М.: Мир, 1986. Т.2.С.209-211. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2510751B2 (ja) | 単一集積回路チップ上に高電圧及び低電圧cmosトランジスタを形成するためのプロセス | |
US4561170A (en) | Method of making field-plate isolated CMOS devices | |
CA1082371A (en) | Field effect transistor with self-aligned gate | |
US5024965A (en) | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices | |
US4420872A (en) | Method of manufacturing a semiconductor device | |
US4367580A (en) | Process for making polysilicon resistors | |
US5792681A (en) | Fabrication process for MOSFET devices and a reproducible capacitor structure | |
JPS5842276A (ja) | Mos電界効果トランジスタ集積回路の製造方法 | |
US4696092A (en) | Method of making field-plate isolated CMOS devices | |
US4677739A (en) | High density CMOS integrated circuit manufacturing process | |
JPS58118158A (ja) | 電界効果トランジスタの形成方法 | |
US4891328A (en) | Method of manufacturing field effect transistors and lateral bipolar transistors on the same substrate | |
US5729056A (en) | Low cycle time CMOS process | |
US4878100A (en) | Triple-implanted drain in transistor made by oxide sidewall-spacer method | |
US4257826A (en) | Photoresist masking in manufacture of semiconductor device | |
US4075754A (en) | Self aligned gate for di-CMOS | |
RU1824656C (ru) | Способ изготовлени МОП-транзистора | |
US5290717A (en) | Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode | |
US4586243A (en) | Method for more uniformly spacing features in a semiconductor monolithic integrated circuit | |
JPH04107831A (ja) | 半導体装置の製造方法 | |
US4271423A (en) | V-groove semiconductor device with buried channel stop | |
US6077735A (en) | Method of manufacturing semiconductor device | |
JPS6038864B2 (ja) | 半導体装置 | |
US3930305A (en) | Method for manufacturing integrated circuits | |
JPS6161268B2 (ru) |