RU1824592C - Устройство дл измерени частоты и периода - Google Patents

Abstract

Изобретение относитс  к области информационно-измерительной и вычислительной техники и может быть использовано дл  обработки информации, поступающей с датчиков, имеющих частотный выход. Цель изобретени  повышение быстродействи  при измерении низких частот . Устройство содержит трехканальный таймер, генератор тактовой частоты, шесть триггеров, компаратор частоты, формирователь импульсов, два элемента И НЕ. шесть элементов И. четыре элемента ИЛИ, три элемента НЕ. Устройство позвол ет обрабатывать информацию, поступающую с частотных датчиков, имеющих широкий диапазон выходных частотных сигналов от низких до частот больших эталонной частоты . 1 ил

Description

Изобретение относитс  к информационно-измерительной и вычислительной технике и может быть использовано дл  обработки информации, поступающей с датчиков, имеющих частотный выход.

Цель изобретени  повышение быстродействи  при измерении низких частот.

Поставленна  цель достигаетс  тем, что устройство содержит процессор, блоки пам ти программ и пам ти данных (на схеме условно не указаны), трехканальный программируемый счетчик-таймер, соединенный через шину данных и шину управлени  с процессором (в качестве счетчика.-таймера может использоватьс  счетчик-таймер серии К580ВИ53), генератор тактовой частоты , выход которого подключен на счетный вход С2 второго канала таймера, на вход разрешени  счета Р2 подключен выход источника питани , выход эталонной частоты В2 подключен на счетный еход СЗ третьего канала и на входы элементов И, два D-триггера , два RS-триггера, компаратор частоты, два триггера Шмитта, входной формирователь импульсов, два блока укорочени  импульсов , выходы которых подключены через шину управлени  на входы процессора 1NT1 и 1NT2 (векторы прерывани ), два элемента И-НЕ, шесть элементов И, четыре элемента ИЛИ, три инвертора.

Сопоставительный анализ с прототипом показывает, что за вл емое устройство отличаетс  наличием новых блоков третьего счртчика в составе трехканального программируемого счетчика-таймера, двух D-тригге- ров и одного RS-триггера, компаратора частоты, блоков укорочени  импульсов, трех элементов ИЛИ. двух элементов И-НЕ, трех инверторов и новыми св з ми.

На чертеже приведена принципиальна  схема устройства.

Устройство (фиг.1) содержит трехканальный таймер 1, генератор 2 тактовой частоты , выход которого подключен на

сл

с

со

Ю

сл ю

ю

счетный вход С2 второго канала таймера, на вход разрешение счета Р2 подключен источник питани  Un выход второго канала В2 подключен на счетный вход СЗ третьего канала , D-триггер З, компаратор частоты 4, входной формирователь импульсов 5. инвертор 6, второй D-триггер 7, два элемента И НЕ 8, 9, элемент И 10, элемент ИЛИ 1 I, первый RS-триггер 12, выход формировател  5 подключен на первый вход компаратора частоты 4. на вход элемента НЕ 6, па первый вход элемента И-НЕ 8, на счетный вход С1 первого канала таймера 1, на первые входы элементов И 16, и 21. выход элемента 6 подключен на счетн-m вход D-фиггера 7, пр мой ,3iixo/i, которого подключен на и горой вход элемента 8, выход элемента 0 подключен на первый и второй входы элемента 9, выход элемента 9 подключен на счетный вход D-григгера З пер о ы и выход к о м п d р а т о р а частот ы 4 подключен на первый вход элемента И 10, на второй вход которою подключен через шину управлени  управл ющий выход про цсссорз. выход племен га Ю подключен на пр мой вход RS-трш гора 12. элемент ИЛИ 13, элемент М М вюоои RS-триггор 15 причем инверсный выход триггера 12 подключен на вход блока 13 выход которого подключен па первый вход элемента ИЛИ 3 и через шину управлении на вход прерываний 1N1 процессора прчмой выход триггера 12 подключен in разрешающий вход Р 1 первого ыймера 1 и н  пр мой вход триггера 3 пр мой выход триггера 3 подключен на разрешающий вход РЗ таймера 1, а инверсный выход подключен на информационный пход триггера 3 и на вход блока 15 укорочени  импульсов, выход с которого через элемент ИПИ 25 подключен пл инверсный вход второго RS триггера i и через шину управлени  на вход прерывани  1NT1 процессора, второй выход компарагора частоты подключен на второй вход элемента 14, а на второй вход элемента 16 подключен через шину управлени  управл ющий выход процессора выход элемента И 16 подключен на пр мой вход тр.чпера 15 пр мой выход фиггерэ 15 подключен на информационный вход триггера 7 через шину управлени  лини  общего сброса подключена на второй вход элемента ИЛИ 13 и из первый вход элемента ИЛИ 11, выход элемента 14 подключен на инверсный вход триггера 3, элемент И 16. триггер Шмитта 17, элементы И 18 и 19 второй триггер Шмитта 20, элемент И 21 элемент ИЛИ 22, Элемент ИЛИ 23, два элемента НЕ 24, 25, выход 61 таймера через элемен г НЕ 24 под ключей на второй вход элемента И 1В выход

которого подключен на вход триггера 19, выход которого подключен на первый вход элемента И 18, на второй вход подключен выход В2 таймера I, выход элемента И 18 подключен на второй вход элемента ИЛИ 22, на первый вход элемента И 19 подключен через элемент НЕ 25 выход ВЗ таймера 1, а на второй вход-выход В2 таймера 1, выход элемента И 19 подключен на вход

триггера 19, выход которого подключен на первый вход элемента И 21, выход элемента 21 подключен на первый вход элемента ИЛИ 22, выход которого подключен на второй вход элемента ИЛИ 11, выход элемента

11 подключен на инверсный вход первого RS-тригтера 12, на входы триггеров 17 и 20 подключены конденсаторы С1, С2, а на вход инвертора 6 резистор RI, лини  общего сброса подключена на входы элементов

ИЛ И 11.14 25 с выходов которых соединена с инверсными входами триггеров 3, 12 и 17. Устройство работает следующим образом

При оключонии питани  по линии

Сорос поступает сигнал общего сброса, который через элементы ИЛИ 11, 14 и 25 переводит трип еры 3 12 и 17 в исходное состо ние. Из пам ти программ в счетчик второго канала загружаетс  коэффициент

депени  так овой частоты дл  формировани  эталонной частоты В счетчик первого и третьего каналов загружаетс  одна и га же величина равна  количеству импульсов - . В одном случае эта величина будет

использована дл  расчета частоты при измерении высоких частот, при измерении низких частот будет использоватьс  только третий канал, и данна  величина будет  в- л  гьс  точкой отсчета импульсов На второй

влод компаратора частоты 4 подаетс  опорна  частота F(jn.

При измерении высокой частоты I Гх FOM I на первом выходе компаратора час г оты 4 будет логическа  1. При запуске

устройства измерени  импульсный сигнал Упр поступает на элемент И 10. который при наличии на перром входе элемента 10 логической 1 проходит на пр мой вход трипера 12 и взводит его Логическа  1 с

пр мого выхода поступает на вход разрешени  счета Р1 первого счетчика таймера 1 и одновременно взводит триггер 3, логическа  1 с пр мого выхода которого поступает на вход разрешени  счета РЗ третьего

счетчик-а- таймера В этом случае счетчики первого и третьего каналов (счетчики обратные ) начинают одновременно считать импульсы эталонной частоты, поступающей с выхода счетчика второго канала и измер вмой частоты, поступающей на первый счетчик с формировател  импульса.

При достижении, например, числом в счетчике третьего канала таймера 1 значени  Мзад, т.е. счетчик станет равен нулю, на выходе ВЗ третьего канала по витс  соответствующий сигнал, который одновременно с последним учтенным импульсом эталонной частоты через элемент И 19 устанавливает в единицу состо ние триггер Шмитта 20, который удерживаетс  в единичном состо нии некоторое врем  за счет конденсатора С1. По вившийс  после этого на втором входе элемента И 21 импульс неизвестной (меньшей) частоты поступает на вход счетчика первого канала и через элемент И 21. элемент ИЛИ 24 и элемент ИЛИ 11 устанавливает в нулевое состо ние триггер 12, сигнал с инверсного выхода которого через элемент ИЛИ 13 сбрасывает триггер 3 и поступает на вход прерывани  процессора 1 NT2. В результате опрокидывани  триггеров 3 и 12 на их пр мых выходах будет логический О, который запретит подсчет импульсов счетчиками первого и третьего каналов.

Если большей, чем эталонна , окажетс  измер ема  частота, то первым выработает сигнал с выхода В1 первый канал таймера 1, который переключит триггер 17 в единичное состо ние и с по влением на входе элемента И 18 импульса эталонной частоты данный сигнал пройдет через элемент ИЛИ 22, элемент ИЛИ 11 и установит триггер 12 в нулевое состо ние Далее схема работает по вышеописанному алгоритму.

Процессор по сигналу прерывани  1NT2 отсчитывает зафиксированные числа со счетчиков первого и третьего каналос таймера 1 и вычисл ет результат измерени  по алгоритму приведенному в формулах(1)

с - с Na т NI r-x-г-эт. - . 1Х - р., . N..

где FX - измер ема  частота

Тх - период измер емой частоты, Ni - зафиксированное число импульсов эталонной частоты,

N2 зафиксированное число импульсов измер емой частоты

При снижении входной частоты FX менее опорной F0n(Fx Fon) компаратор частоты 4 переключитс  и логическа  1 по витс  на втором выходе В этом случае управл ющий импульс Упр поступает через элемент И 16 на пр мой вход триггера 17. единичный потенциал с пр мого выхода триггера 17 поступает на информационный

вход триггера 7. При поступлении на счетный вход триггера 7 импульса измер емой частоты последний взведет триггер 7 в единичное состо ние, высокий потенциал с пр мого выхода разрешит пропуск импуль- са измер емой частоты через элемент И- НЕ 8 и далее через элемент И-НЕ 9, который будет открыт высоким сигналом с выхода компаратора частоты 4, импульс поступив

на счетный вход триггера 3 заведет его в единичное состо ние, логическа  1. поступив на разрешающий вход РЗ таймера 1. дает разрешение на подсчет числа импульсов эталонной частоты При прохождении

полного периода измер емой частот, триггер 3 вернетс  в исходное состо ние и запретит подсчет импульсов эталонной частоты, а высокий потенциал с инверсного выхода поступает на блок 15 укорочени 

импульса, с выхода которого импульс поступает на вход прерывани  процессора 1NT1, а также через элемент ИЛИ 23 сбрасывает в исходное состо ние триггер 7 и далее нулевой сигнал на информационном входе триггера 17 перепишетс  следующим импульсом измер емой частоты на пр мой выход триггера 7, который запретит пропуск импульсов на счетный вход триггера 3.

Процессор по сигналу прерывани 

1NT1 считывает число со счетчика третьего канала таймера 1 и вычисл ет по алгоритму, приведенному ниже, фактическое число-импульсов за период измер емой частоты (2) и результата измерени  частоты (3)

Нф N,a/l N,f

(2)

где N-,,J/; заданное исло, записанное в счетчик перед измерением 40NU.K текущее число в конце измерени 

N,j, фактическое зафиксированное число импульсов эталонной частоты

45

Jli N«,

(3)

Таким образом, устройство позвол ет обрабатывать информацию, поступающую с частотных датчиков, имеющих широкий диапазон выходных частотных сигналов от низких до частот больших, чем эталонна  частота В том и другом случае врем  обработки будет минимальным с сохранением заданной точности.

Claims (1)

1. Формула изобретени 

   Устройство дл  измерени  частоты и периода , содержащее три триггера п ть элементов И, формирователь импульсов, первый элемент, ИЛИ, трехканальный таймер . тактовый генератор причем выход первого элемента И соединен с единичным входом первого триггера, выход формировател  импульсов соединен с первым входом второго элемента И, выход которого соединен с единичным входом второго триггера, пр мой выход которого соединен с первым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом п того элемента И, первый вход которого соединен с пр мым выходом третьего триггера, единичный вход которого соединен с выходом четвертого элемента И, выход п того элемента И соединен с вторым входом первого элемента ИЛИ, вход измер емой частоты устройства соединен с входом первого формировател  импульсов, отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит компаратор, три триггера, два элемента И-НЕ, три элемента НЕ, три элемента ИЛИ, шестой элемент И, причем выход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ, второй вход которого объединен с первым входом третьего элемента ИЛИ и подключен к входу начальной установки устройства, второй вход третьего элемента ИЛИ соединен с инверсным выходом первого триггера, выход третьего элемента ИЛИ и инверсный выход четвертого триггера соединены соответственно с входом сброса и информационным входом четвертого триггера, синхровход и единичный вход которого соединены соответственно с выходом первого элемента И-НЕ и пр мым выходом первого триггера, выход первого формировател  импульсов соединен с первым входом второго элемента И-НЕ и первым входом компаратора , второй вход которого соединен с входом опорной частоты устройства, пр мой выход п того триггера соединен с вторым входом второго элемента И-НЕ, выход которого соединен с входами первого элемента И-НЕ, выход четвертого элемента ИЛИ соединен с входом сброса третьего триггера, единичный вход которого соединен с выходом шестого элемента И первый вход кото рого соединен с первым выходом компаратора , второй выход которого соединен с первым входом первого элемента И, второй

   вход которого соединен с вторым входом шестого элемента И и подключен к входу задани  режима устройства, пр мой выход третьего триггера соединен с информационным входом п того триггера, синхровход которого соединен через первый элемент НЕ с шиной нулевого потенциала устройства, входы четвертого элемента ИЛИ соединены с входом начальной установки устройства и инверсным выходом четвертого триггера,

   выход первого формировател  импульсов и пр мой выход первого триггера соединены соответственно со счетным входом и входом разрешени  первого каналатрехканального таймера, выход эталонной частоты которого

   через второй элемент НЕ соединен с вторым входом второго элемента И, выход тактового генератора и вход питани  устройства соединены со счетным входом и входом разрешени  второго трехканального канала

   таймера, выход эталонной частоты которого соединен с вторыми входами третьего и четвертого элементов И первый вход четвертого элемента И иерез третий элемент НЕ соединен с выходом эталонной частоты

   третьего канала трехканального таймера, вход разрешени  и счетный вход которого соединены соответственно с пр мым выходом четвертого триггера и выходом эталонной частоты второго канала трехканального

   таймера, выход второго элемента ИЛИ соединен с нулевым входом первого триггера, выход первого формировател  импульсов соединен с вторым входом п того элемента И, группы выходов трехканального таймера

    вл ютс  группами информационных и управл ющих выходов устройства, инверсные выходы первого и четвертого триггеров  вл ютс  управл ющими выходами устройства , вход первого элемента НЕ подключен к

   шине нулевого потенциала устройства, единичный и нулевой входы п того триггера подключены к шине нулевого потенциала устройства.