RU1775840C - Умножитель частоты - Google Patents

Abstract

Изобретение относитс  к измерительной технике и может быть использовано при обработке информации, представл емой в виде периодических частотно-импульсных последовательностей. Устройство содержит счетный триггер (1), триггерный блок (2), RS- триггер (3), два реверсивных счетчика (4,5), делитель (б) с переменным коэффициентом делени , два элемента И (7,9), три элемента ИЛИ (8,11,15), два формировател  импульсов (10,14) регистр пам ти (12), блок сравнени  кодов (13), сигнальный вход умножител  частоты (16). Все перечисленные блоки соединены следующим образом: 1-7-8-4-2-9- 12-13-15-3, 16-6-7, 16-9-8. 16-5-12. 1-5-13. 1-2-10-11-3-5-11, 2-14-15, 2-13. 4-1. В устройстве реверсивный счетчик 4 работает в разных режимах на разных частотах , что позвол ет в течение одного периода входной частоты Те (вход 16) определить половину периода выходной частоты (выход RS-триггера З) и в следующие два периода Те воспроизводить выходную частоту на выходе умножител  частоты (это приводит к повышению быстродействи ). 2 ил. ./ v fe

Description

VI VI

СЛ

00

4 О

Изобретение относитс  к измерительной технике и может быть использовано при обработке информации, представл емой в виде периодических частотно-импульсных последовательностей.

Известен умножитель частоты, содержащий элемент И, одновибратор, два триггера , реверсивный счетчик и блок задани  коэффициента умножител . Недостатком его  вл етс  отсутствие линейной зависи- мости периода выходных импульсов от входных.

Известно устройство умножени  частоты следовани  периодических импульсов, содержащее делитель опорной частоты, клапан, счетчик импульсов поделенной опорной частоты, входного формировател , блока управлени , запоминающего регистра , счетчика импульсов, триггера, сравнива- ющего устройства, выходного формировател  и дополнительного сравнивающего устройства. Недостатком устройства  вл етс  невозможность его использовани  при заранее неизвестной частоте сигнала.

Наиболее близким по техническому решению  вл етс  умножитель частоты, содержащий два делител  частоты, счетчик, реверсивный счетчик, блок сравнени , два триггера, три элемента ИЛИ, три элемента И Недостатком данного устройства  вл етс  низкое быстродействие, обуславливающее линейное умножение входной частоты лишь по истечению нескольких периодов входной частоты. Другим недостатком уст- ройства  вл етс  возможность по влени  выходных импульсов с неравномерным временным дрейфом в процессе настройки.

Целью изобретени   вл етс  повышение быстродействи . По сравнению с прото- типом, у которого работа реверсивного счетчика происходит в режимах суммировани  и вычитани  на одной опорной частоте, используетс  в предложенном устройстве работа реверсивного счетчика в разных ча- стотах, что позвол ет в течение одного периода входной частоты Те определить половину периода выходной частоты и в следующие два периода Те воспроизводить выходную частоту на выходе умножител  частоты, что позвол ет  вл тьс  существенным отличием данного умножител  частоты. Быстродействие устройства повышено по сравнениюс прототипом, т.к. врем  определени  выходной частоты не может превы- шать одного периода входного сигнала.

Данное устройство может быть выполнено на цифровых элементах, в виде микросхемы и не нуждаетс  в настройке.

Поставленна  цель достигаетс  тем, что используетс  умножитель, содержащий последовательно соединенные блок сравнени  кодов и первый элемент ИЛИ, последовательно соединенные счетный триггер и первый элемент И, первый реверсивный счетчик, второй и третий элементы ИЛИ, второй элемент И, RS-триггер, выход которого соединен с управл ющим входом первого реверсивного счетчика, информационный выход которого соединен с первым входом блока сравнени  кодов, отличающийс  тем, что, с целью повышени  быстродействи , введены последовательно соединенные триггерный блок и первый формирователь импульсов, второй реверсивный счетчик, второй формирователь импульсов , делитель частоты с переменным коэффициентом делени , регистр пам ти, выход которого соединен со вторым входом блока сравнени  кодов, управл ющий вход которого подсоединен к выходу триггерного блока, при этом выход счетного триггера соединен с первым входом триггерного блока , с управл ющим входом второго реверсивного счетчика и со входом сброса первого реверсивного счетчика, информационный выход которого соединен со входом регистра пам ти, управл ющий вход которого соединен с выходом второго элемента И, первый вход которого подсоединен к выходу триггерного блока, а выход сигнала обнулени  второго реверсивного счетчика соединен со вторым входом триггерного блока и входом сброса счетного триггера, выход делител  частоты с переменным коэффициентом делени  соединен с другим входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с тактовым входом реверсивного счетчика, выход второго элемента И соединен со вторым входом второго элемента ИЛИ, выход триггерного блока соединен со входом второго формировател  импульсов, выход которого соединен с другим входом первого элемента ИЛИ, выход которого соединен с R-входом RS-тригера, а выход сигнала обнулени  первого реверсивного счетчика соединен с первым входом третьего элемента ИЛИ, выход которого соединен с 5-входом RS-триггера, а выход первого формировател  импульсов соединен со вторым входом третьего элемента ИЛИ, а второй вход второго элемента И, тактовый вход делител  частоты с переменным коэффициентом делени  и тактовый вход первого реверсивного счетчика объединены и  вл ютс  опорным входом умножител  частоты, сигнальным входом которого  вл етс  тактовый вход счетного триггера, кодовый вход задани  коэффициента делени  делител  частоты с переменным коэффициентом делени   вл етс  входом задани  коэффициента умножени  умножител  частоты, выходом которого  вл етс  выход RS-триг- гера, при этом триггерный блок имеет следующую таблицу состо ний:

0

ние с уровнем логической 1 на выходе триггерный блок 2, разреша  прохождение импульсов частотой f0n через элемент И 9 и элемент ИЛИ 8 на тактовый вход реверсивного счетчика 4, который теперь работает в режиме вычитани , т.к. на его управл ющий вход поступает уровень логического О с выхода счетного триггера 1. За счет того, что запись в реверсивный,счетчик 4 идет с частотой

-, а считывание происходит с часК .

оп

где YI - Y2 - состо ние входов триггерного блока

Qn - Qn+1 - состо ние выхода триггерного блока в предыдущий и последующий момент времени

В - уровень логической 1

Н - уровень логического О

х - любое состо ние

На фиг. 1 представлена структурна  схема умножител  частоты; на фиг. 2 -диаграммы , по сн ющие его работу,

Устройство-умножитель частоты, содержит счетный триггер 1, триггерный блок 2, RS-триггер З, реверсивные счетчики 4, 5, делитель частоты с переменным коэффициентом делени  6, элемент И 7, элемент ИЛИ 8, элемент И 9, формирователь импульсов 10, элемент ИЛИ 11, регистр пам ти 12, блок сравнени  кодов 13, формирователь импульсов 14, элемент ИЛИ 15.

По включению питани  счетный триггер 1, триггерный блок 2, RS-триггер З устанавливаютс  в состо ние с уровнем логического О на выходах, в реверсивных счетчиках 4,5 устанавливаетс  код числа N 0, а коэффициент делител  частоты 6 равен К.

Импульсы входной частоты с периодом Те поступают на вход счетного триггера 1 (фиг. 2а), а с его выхода импульсы длительностью т.и Те поступают на вход элемента И7 (фиг. 26), разреша  прохождение частоты опорных импульсов с выхода делител 

частоты 6

-22-(при условии, что на тактовый

К

вход делител  частоты 6 поступает опорна  частота f0n) на тактовый вход реверсивного счетчика 4 через элемент ИЛИ 8, при этом на управл ющий вход реверсивного счетчи- ка4 поступаетуровень логической 1, обуславливающий режим суммировани . По спаду импульса с выхода счетного триггера 1 устанавливаетс  в нулевое состо ние реверсивный счетчик 5 и переходит в состо 

тотой f0n, на выходе обнулени  счетчика 4 по вл етс  импульс, отдаленный от заднего фронта импульса на выходе счетного триггеТе ра 1 на врем  т.и --(фиг. 2в). Этим импуль14

сом устанавливаетс  в исходное, нулевое, состо ние счетный триггер 1 и триггерный блок 2, который блокирует прохождение опорной частоты на тактовый вход реверсивного счетчика 4, при этом на выходе триггерного блока 2 формируетс  импульс

длительностью т,и

Те

- (фиг. 2г). По переднеК

5

0

5

0

5

5

му фронту этого импульса формирователь импульсов 10 формирует короткий импульс, проход щий через элемент ИЛИ 11 на установочный вход S RS-триггера З, при этом RS-триггер З устанавливаетс  в состо ние с уровнем 1 на выходе, который поступает на управл ющий вход реверсивного счетчика 5, обуславлива  режим суммировани  счетчика. За врем  импульса т.и в реверсивный счетчик 5 запишетс  код NK, причем каждое изменение состо ни  реверсивного счетчика 5 записываетс  в регистр пам ти 12, но работа блока сравнени  кодов блокируетс  импульсом т,и, поступившим на управл ющий вход блока сравнени  кодов 13 с выхода триггерного блока 2. По заднему фронту импульса т,и формирователь импульсов 14 формирует короткий импульс, прохо- д щмй через элемент ИЛИ 15 на установочный вход R RS-триггера З, измен   его состо ние, уровень логического О на его выходе обуславливает режим вычитани  реверсивного счетчика 5. Импульс сигнала обнулени  с выхода реверсивного счетчика 5 поступает через элемент ИЛИ 11 на установочный вход S RS-триггера З, измен   его состо ни  на единичное, снова обуславлива  режим суммировани  реверсивного счетчика 5. При достижении на информационном выходе реверсивного счетчика 5 кода М« на выходе блока сравнени  кодов 13 по вл етс  импульс, проход щий через элемент ИЛИ 15 на установочный вход R RS-триггерз З, измен   его состо ние на нулевое. Далее процесс изменени  состо ни  RS-триггера З протекает аналогично описанному выше. На выходе RS-триггера З формируютс  импульсы

V

типа меандр частотой tBux - к fe (фиг. 26).

Фор мула изобретени 

Умножитель частоты, содержащий последовательно соединенные блок сравнени  кодов и первый элемент ИЛИ, последовательно соединим;. .четный триггер и первый элемент И, первый репер- сивный счетчик, второй и третий элемент ИЛИ, второй элемент И, RS-триггер, выход которого соединен с управл ющим входом первого реверсивного счетчика, информационный выход которого соединен с пер- вым входом блока сравнени  кодов, отличающийс  тем, что, с целью повышени  быстродействи , введены последовательно соединенные триггерный блок и первый формирователь импульсов, второй ревер- сивный счетчик, второй формирователь импульсов , делитель частоты с переменным коэффициентом делени , регистр пам ти, выход которого соединен со вторым входом блока сравнени  кодов, управл ющий вход которого подсоединен к выходу триггерного блока, при этом выход счетного триггера соединен с первым входом триггерного блока , с управл ющим входом второго реверсивного счетчика и со входом сброса первого реверсивного счетчика, информационный выход которого соединен с входом регистра пам ти, управл ющий вход кото- рого соединен с выходом второго элемента И, первый вход которого подсоединен к вы- ходутриггерною блока, а выход сигнала обнулени  второго рег.ерсивпого счетчика соединен со вторым входом триггерного блока и входом сброса счетного триггера, выход делител  частоты с переменным ко- эффициентом делени  соединен с другим входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с тактовым входом реверсивного счетчика, выход

второго элемента И соединен с вторым входом второго элемента ИЛИ, выход триггер- пого блока соединен с входом второго формировател  импульсов, выход которого соединен с другим входом первого элемента ИЛИ, выход которого соединен с R входом RS-триггера, а выход сигнала обнулени  первого реверсивного счетчика соединен с первым входом третьего элемента ИЛИ, выход которого соединен с S-вхо- дом RS-триггера, выход первого формировател  импульсов соединен со вторым входом третьего элемента ИЛИ, а второй вход второго элемента И, тактовый вход делител  частоты с переменным коэффициентом делени  и тактовый вход первого ре- версивного счетчика объединены и  вл ютс  опорным входом умножител  частоты , сигнальным входом которого  вл етс  тактовый вход счетного триггера, кодовый вход задани  коэффициента делени  делител  частоты с переменным коэффициентом делени   вл етс  входом задани  коэффициента умножени  умножител  частоты, выходом которого  вл етс  выход RS-триггера, при этом триггерный блок имеет следующую таблицу состо ний:

где Yi, YZ - состо ни  входов триггерного блока;

Qn, Qn+1 - состо ние выхода триггерного блока в предыдущий и последующий моменты времени;

В - уровень логической единицы;

Н - уровень логического нул ;

х - любое состо ние.

Фиг.ё