RU169672U1

RU169672U1 - Trigger device

Info

Publication number: RU169672U1
Application number: RU2016146698U
Authority: RU
Inventors: Юрий Васильевич Слепов; Александр Алексеевич Алабин; Борис Викторович Добромыслов; Юрий Анатольевич Сорокин
Original assignee: Акционерное общество "Научно-исследовательский институт Приборостроения имени В.В. Тихомирова"
Priority date: 2016-11-28
Filing date: 2016-11-28
Publication date: 2017-03-28

Abstract

Предлагаемая полезная модель относится к электронной технике и может быть использована в цифровых системах для построения сдвиговых регистров. Триггерное устройство содержит основной и вспомогательный D-триггеры и логическую схему ИСКЛЮЧАЮЩЕЕ ИЛИ. S-вход основного D-триггера подключен к шине установки, а R-вход - к шине сброса, D-вход подключен к шине данных, а прямой и инверсный выходы его являются выходами устройства. Инверсный выход вспомогательного D-триггера подключен к его D-входу, С-вход вспомогательного D-триггера соединен с С-входом основного D-триггера и подключен к выходу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которой подключен к шине тактовой частоты. Для достижения возможности управления записью данных в триггер по переднему или заднему, или по обоим фронтам тактового импульса введены логические схемы И и ИЛИ. Прямой выход вспомогательного D-триггера подключен к первому входу логической схемы И, второй вход которой подключен к первой шине разрешения, а выход - к первому входу логической схемы ИЛИ, второй вход которой подключен ко второй шине разрешения, а выход логической схемы ИЛИ соединен со вторым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ.The proposed utility model relates to electronic technology and can be used in digital systems to build shift registers. The trigger device contains the primary and secondary D-flip-flops and an exclusive OR logic circuit. The S-input of the main D-flip-flop is connected to the installation bus, and the R-input is connected to the reset bus, the D-input is connected to the data bus, and its direct and inverse outputs are device outputs. The inverse output of the auxiliary D-flip-flop is connected to its D-input, the C-input of the auxiliary D-flip-flop is connected to the C-input of the main D-flip-flop and is connected to the output of the EXCLUSIVE OR logic circuit, the first input of which is connected to the clock bus. To achieve the ability to control the recording of data in the trigger on the front or rear, or on both fronts of the clock pulse, the AND and OR logic circuits are introduced. The direct output of the auxiliary D-flip-flop is connected to the first input of the AND logic circuit, the second input of which is connected to the first enable bus, and the output to the first input of the OR logic circuit, the second input of which is connected to the second enable bus, and the output of the OR logic circuit is connected to the second logic input EXCLUSIVE OR.

Description

Предлагаемая полезная модель относится к электронной технике и может быть использована в цифровых системах для построения сдвиговых регистров.The proposed utility model relates to electronic technology and can be used in digital systems to build shift registers.

Известны триггерные устройства (См.: Шило В.Л. Популярные цифровые микросхемы: Справочник. - 2-е изд. Исправленное. - М.: Радио и связь, 1989, рис. 1.546, стр. 76), содержащие D-триггер, S-вход которого подключен к шине установки, R-вход подключен к шине сброса, D-вход подключен к шине данных, С-вход подключен к шине тактового входа, а прямой и инверсный выходы которого являются выходами устройства.Known trigger devices (See: Shilo V.L. Popular digital microcircuits: Handbook. - 2nd ed. Revised. - M .: Radio and communications, 1989, Fig. 1.546, p. 76), containing the D-trigger, The S-input of which is connected to the installation bus, the R-input is connected to the reset bus, the D-input is connected to the data bus, the C-input is connected to the clock input bus, and the direct and inverse outputs of which are device outputs.

Недостатком устройства является отсутствие возможности записывать данные в него по обоим фронтам тактового импульса.The disadvantage of this device is the inability to write data to it on both fronts of the clock pulse.

Наиболее близким техническим решением к предлагаемому является триггерное устройство (см. патент №162906 от 08.08.2016 г. на полезную модель «Триггерное устройство» авторов Слепова Ю.В., Алабина А.А., Добромыслова Б.В., Сорокина Ю.А.), содержащее D-триггер, S-вход которого подключен к шине установки, а R-вход - к шине сброса, D-вход подключен к шине данных, при этом прямой и инверсный выходы его являются выходами устройства, инверсный выход вспомогательного D-триггера подключен к его D-входу, а его прямой выход соединен с первым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которой подключен к шине тактовой частоты, а выход подключен к С-входам основного и вспомогательных триггеров.The closest technical solution to the proposed one is a trigger device (see patent No. 162906 dated 08/08/2016 for the utility model “Trigger device” by authors Slepova Yu.V., Alabina AA, Dobromyslova B.V., Sorokina Yu. A.) containing a D-flip-flop, the S-input of which is connected to the installation bus, and the R-input is connected to the reset bus, the D-input is connected to the data bus, while its direct and inverse outputs are device outputs, the auxiliary inverse output is D -trigger is connected to its D-input, and its direct output is connected to the first input of the ISKL logic circuit SCAN OR, the second input of which is connected to the clock bus, and the output is connected to the C-inputs of the main and auxiliary triggers.

Недостатком устройства является его неуниверсальность, т.к. имеется возможность записывать данные в него только по обоим фронтам тактового импульса.The disadvantage of this device is its non-universality, as it is possible to write data to it only on both fronts of the clock pulse.

Задачей предлагаемой полезной модели является расширение функциональных возможностей триггерного устройства.The objective of the proposed utility model is to expand the functionality of the trigger device.

Техническим результатом предлагаемой полезной модели является достижение возможности управления записью данных в триггер по переднему или заднему, или по обоим фронтам тактового импульса.The technical result of the proposed utility model is to achieve the ability to control the recording of data in the trigger on the front or rear, or on both fronts of the clock pulse.

Сущность полезной модели состоит в том, что триггерное устройство содержит основной и вспомогательный D-триггеры и логическую схему ИСКЛЮЧАЮЩЕЕ ИЛИ. S-вход основного D-триггера подключен к шине установки, а R-вход - к шине сброса, D-вход подключен к шине данных, а прямой и инверсный выходы его являются выходами устройства. Инверсный выход вспомогательного D-триггера подключен к его D-входу, С-вход вспомогательного D-триггера соединен с С-входом основного D-триггера и подключен к выходу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которой подключен к шине тактовой частоты.The essence of the utility model is that the trigger device contains the main and auxiliary D-flip-flops and the logic circuit EXCLUSIVE OR. The S-input of the main D-flip-flop is connected to the installation bus, and the R-input is connected to the reset bus, the D-input is connected to the data bus, and its direct and inverse outputs are device outputs. The inverse output of the auxiliary D-flip-flop is connected to its D-input, the C-input of the auxiliary D-flip-flop is connected to the C-input of the main D-flip-flop and is connected to the output of the EXCLUSIVE OR logic circuit, the first input of which is connected to the clock bus.

Новым в предлагаемой полезной модели является введение логических схем И и ИЛИ, причем прямой выход вспомогательного D-триггера подключен к первому входу логической схемы И, второй вход которой подключен к первой шине разрешения, а выход - к первому входу логической схемы ИЛИ, второй вход которой подключен ко второй шине разрешения, а выход логической схемы ИЛИ соединен со вторым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ.New in the proposed utility model is the introduction of AND and OR logic circuits, with the direct output of the auxiliary D-flip-flop connected to the first input of the AND logic circuit, the second input of which is connected to the first resolution bus, and the output to the first input of the OR logic circuit, the second input of which connected to the second enable bus, and the output of the OR logic circuit is connected to the second input of the EXCLUSIVE OR logic circuit.

Введение логических схем И и ИЛИ с помощью комбинации логических уровней на двух управляющих входах позволило управлять записью данных в триггер по переднему или заднему, или по обоим фронтам тактового импульса.The introduction of AND and OR logic circuits using a combination of logic levels at two control inputs made it possible to control the recording of data into a trigger on the front or rear, or on both fronts of the clock pulse.

На Фиг. 1 представлена схема триггерного устройства.In FIG. 1 shows a diagram of a trigger device.

На Фиг. 2 представлена временная диаграмма работы триггерного устройства с записью данных в него по обоим фронтам тактового импульса.In FIG. 2 shows a timing diagram of the operation of a trigger device with writing data to it on both fronts of the clock pulse.

Триггерное устройство содержит основной D-триггер 1, вспомогательный D-триггер 2 и логические схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, И 4 и ИЛИ 5. При этом S-вход основного D-триггера 1 подключен к шине установки SET, a R-вход - к шине сброса RES, D-вход подключен к шине данных D, при этом прямой и инверсный выходы его являются выходами устройства Q и QN. Инверсный выход вспомогательного D-триггера 2 подключен к его D-входу, С-вход соединен с С-входом основного D-триггера 1 и подключен к выходу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, первый вход которой подключен к шине тактовой частоты CLK, прямой выход вспомогательного D-триггера 2 подключен к первому входу логической схемы И 4, второй вход которой подключен к первой шине разрешения EN1, а выход - к первому входу логической схемы ИЛИ 5, второй вход которой подключен ко второй шине разрешения EN2, а выход - ко второму входу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3.The trigger device contains the main D-trigger 1, auxiliary D-trigger 2 and logic circuits EXCLUSIVE OR 3, AND 4 and OR 5. In this case, the S-input of the main D-trigger 1 is connected to the SET bus, and the R-input to the bus reset RES, the D-input is connected to the data bus D, while its direct and inverse outputs are outputs of the device Q and QN. The inverse output of the auxiliary D-flip-flop 2 is connected to its D-input, the C-input is connected to the C-input of the main D-flip-flop 1 and is connected to the output of the logic circuit EXCLUSIVE OR 3, the first input of which is connected to the CLK clock bus, the direct output of the auxiliary D-flip-flop 2 is connected to the first input of the AND 4 logic circuit, the second input of which is connected to the first EN1 enable bus, and the output to the first input of the OR logic 5, the second input of which is connected to the second EN2 enable bus, and the output to the second input EXCLUSIVE OR 3 .

Триггерное устройство функционирует следующим образом.The trigger device operates as follows.

При нулевых уровнях на входах управления EN1 и EN2 на втором входе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установится нулевой уровень, поэтому тактовая частота CLK будет передаваться через первый вход на ее выход без инверсии. Перепись значения данных с шины D в основной D-триггер 1 будет происходить с каждым положительным фронтом тактовой частоты CLK. В эти же моменты будет перебрасываться вспомогательный D-триггер, но его выход будет заблокирован нулевым уровнем на втором входе логической схемы И 4.With zero levels at the control inputs EN1 and EN2, at the second input of the EXCLUSIVE OR 3 logic circuit, the zero level will be set, so the CLK clock frequency will be transmitted through its first input to its output without inversion. The transfer of the data value from the D bus to the main D-flip-flop 1 will occur with each positive edge of the CLK clock frequency. At the same moments, an auxiliary D-trigger will be thrown, but its output will be blocked by a zero level at the second input of the AND 4 logic circuit.

При единичном уровне на входе управления EN2 независимо от состояния EN1 на втором входе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установится единичный уровень, поэтому тактовая частота CLK будет передаваться через первый вход на ее выход с инверсией. Перепись значения данных с шины D в основной D-триггер 1 будет происходить с каждым отрицательным фронтом тактовой частоты CLK. В эти же моменты будет перебрасываться вспомогательный D-триггер, но его действие будет заблокировано единичным уровнем на втором входе логической схемы ИЛИ 5.At a single level at the control input EN2, regardless of the state of EN1, a single level is established at the second input of the EXCLUSIVE OR 3 logic circuit, so the CLK clock frequency will be transmitted through its first input to its output with inversion. The transfer of the data value from the D bus to the main D-flip-flop 1 will occur with each negative edge of the CLK clock frequency. At the same moments, an auxiliary D-trigger will be thrown, but its action will be blocked by a unit level at the second input of the OR logic 5.

При единичном уровне на входе управления EN1 и нулевом уровне на входе управления EN2 значение прямого выхода вспомогательного D-триггера 2 Q2 передается через логические схемы И 4 и ИЛИ 5 на второй вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 без изменения, поэтому перепись значения данных с шины D в основной D-триггер 1 будет происходить по обоим фронтам тактовой частоты CLK, что поясняется диаграммой фиг. 2.With a single level at the control input EN1 and a zero level at the control input EN2, the direct output value of the auxiliary D-flip-flop 2 Q2 is transmitted through the logic circuits AND 4 and OR 5 to the second input of the logic circuit EXCLUSIVE OR 3 without changing, therefore, the data value is transferred from the D bus in the main D-flip-flop 1 will occur on both clock edges CLK, which is illustrated by the diagram of FIG. 2.

Положим, что в исходном состоянии основной и вспомогательный D-триггеры 1 и 2 находятся в нулевом состоянии, т.е. на их прямых выходах Q1 и Q2 присутствуют нулевые логические уровни. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствуют нулевые уровни выхода Q2 вспомогательного D-триггера 2 и тактовой частоты, поэтому на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 будет нулевой уровень. Сигнал на входе установки SET взведет основной триггер 1 и на выходе Q устройства появится единичный уровень (момент Т1 на фиг. 2). Сигнал на входе сброса RES сбросит основной триггер 1 и на выходе Q устройства появится нулевой уровень (момент Т2 на фиг. 2).Suppose that in the initial state, the main and auxiliary D-triggers 1 and 2 are in the zero state, i.e. at their direct outputs Q1 and Q2 there are zero logic levels. At the inputs of the EXCLUSIVE OR 3 logic circuit, there are zero levels of the output Q2 of the auxiliary D-flip-flop 2 and the clock frequency, therefore, at the output of the EXCLUSIVE OR 3 logic circuit there will be a zero level. The signal at the input of the SET setup will cock the main trigger 1 and a single level will appear at the output Q of the device (moment T1 in Fig. 2). The signal at the reset input RES will reset the main trigger 1 and a zero level will appear at the output Q of the device (moment T2 in Fig. 2).

В момент Т3 появится единичный уровень тактовой частоты CLK, который поступает на первый вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, на втором входе которой имеет место нулевой уровень с выхода Q2 вспомогательного D-триггера 2. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появится положительный перепад напряжения, который перебросит вспомогательный D-триггер 2 с определенной задержкой в единичное состояние. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установятся единичные уровни и ее выход с определенной задержкой перейдет в нулевое состояние, т.е. на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируется короткий положительный импульс по положительному фронту тактовой частоты. Этот импульс перепишет значение шины данных D единичного уровня в основной D-триггер 1 и на выходе Q устройства появится единичный логический уровень (Т3 на фиг. 2)At T3, a single clock level CLK appears, which goes to the first input of the EXCLUSIVE OR 3 logic circuit, at the second input of which there is a zero level from the output Q2 of the auxiliary D-trigger 2. At the output of the EXCLUSIVE OR 3 logic circuit, a positive voltage drop appears which will transfer the auxiliary D-trigger 2 with a certain delay to a single state. On the inputs of the logic circuit EXCLUSIVE OR 3, unit levels are established and its output with a certain delay will go to the zero state, i.e. at the output of the EXCLUSIVE OR 3 logic circuit, a short positive pulse will be generated along the positive edge of the clock frequency. This pulse will overwrite the value of the data bus D of a single level in the main D-trigger 1 and a single logical level will appear at the output Q of the device (T3 in Fig. 2)

В момент Т4 на шине данных D появляется нулевой уровень, но на состояние устройства это не влияет.At time T4, a zero level appears on the data bus D, but this does not affect the state of the device.

В момент Т5 появится нулевой уровень тактовой частоты CLK, который поступает на первый вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, на втором входе которой имеет место единичный уровень с выхода Q2 вспомогательного D-триггера 2. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появится положительный перепад напряжения, который перебросит вспомогательный D-триггер 2 с определенной задержкой в нулевое состояние. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установятся нулевые уровни и ее выход с определенной задержкой перейдет в нулевое состояние, т.е. на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируется короткий положительный импульс по отрицательному фронту тактовой частоты. Этот импульс перепишет значение шины данных D нулевого уровня в основной D-триггер 1 и на выходе Q устройства появится нулевой логический уровень (Т5 на фиг. 2).At time T5, a zero level of the CLK clock frequency appears, which goes to the first input of the EXCLUSIVE OR 3 logic circuit, at the second input of which there is a single level from the output Q2 of the auxiliary D-flip-flop 2. At the output of the EXCLUSIVE OR 3 logic circuit, a positive voltage drop appears which will throw the auxiliary D-trigger 2 with a certain delay to the zero state. At the inputs of the EXCLUSIVE OR 3 logic circuit, zero levels will be set and its output will go to the zero state with a certain delay, i.e. at the output of the logic circuit EXCLUSIVE OR 3, a short positive pulse will be generated along the negative edge of the clock frequency. This pulse will overwrite the value of the data bus D of the zero level in the main D-flip-flop 1 and at the output Q of the device a zero logic level will appear (T5 in Fig. 2).

В момент Т6 на шине данных D появляется единичный уровень, но на состояние устройства это не влияет. В момент Т7 процесс аналогичен описанному в момент Т3.At time T6, a single level appears on the data bus D, but this does not affect the state of the device. At time T7, the process is similar to that described at time T3.

Если бы в исходном состоянии вспомогательный D-триггер 2 находился в единичном состоянии, на входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствовали противоположные уровни выхода Q2 вспомогательного D-триггера 2 и тактовой частоты. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 был бы единичный уровень, который при положительном перепаде тактовой частоты перешел бы в нулевой уровень, не вызывая срабатывания вспомогательного D-триггера, т.к. он срабатывает от положительного фронта. Поэтому при следующем отрицательном перепаде тактовой частоты, на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформировался бы положительный импульс и устройство бы начало функционировать, как было описано ранее.If in the initial state the auxiliary D-flip-flop 2 was in a single state, the inputs of the logic circuit EXCLUSIVE OR 3 would have opposite levels of the output Q2 of the auxiliary D-flip-flop 2 and the clock frequency. The output of the EXCLUSIVE OR 3 logic circuit would be a unit level, which, if the clock frequency was positive, would go to the zero level without triggering the operation of the auxiliary D-trigger, since it is triggered by a positive front. Therefore, with the next negative clock frequency difference, at the output of the EXCLUSIVE OR 3 logic circuit, a positive impulse would form and the device would begin to function, as described previously.

Ширины импульса с выхода логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 достаточно для срабатывания основного триггера 1, т.к. ширина импульса включает в себя задержку срабатывания вспомогательного D-триггера 2 (аналогичного основному D-триггеру 1) плюс задержку срабатывания логических схем И4, ИЛИ 5 и ИСКЛЮЧАЮЩЕЕ ИЛИ 3.The width of the pulse from the output of the logic circuit EXCLUSIVE OR 3 is enough to trigger the main trigger 1, because the pulse width includes the delay of the auxiliary D-trigger 2 (similar to the main D-trigger 1) plus the delay of the logic circuits I4, OR 5 and EXCLUSIVE OR 3.

Таким образом, введение логических схем И 4 и ИЛИ 5 и соответствующих связей с помощью комбинации логических уровней на двух управляющих входах позволило управлять записью данных в триггерное устройство по переднему или заднему, или по обоим фронтам тактового импульса.Thus, the introduction of AND 4 and OR 5 logic circuits and the corresponding connections using a combination of logic levels at two control inputs made it possible to control the recording of data into the trigger device by the front or rear, or on both fronts of the clock pulse.

Это делает очень удобным применение триггерного устройства для построения сдвиговых регистров, управляемым по переднему или заднему, или по обоим фронтам тактового импульса.This makes it very convenient to use a trigger device for constructing shift registers, controlled by the front or rear, or on both fronts of the clock pulse.

Claims

A trigger device containing the main and auxiliary D-flip-flops and the logic circuit EXCLUSIVE OR, the S-input of the main D-flip-flop is connected to the installation bus, and the R-input is connected to the reset bus, the D-input is connected to the data bus, while direct and inverse its outputs are device outputs, the inverse output of the auxiliary D-trigger is connected to its D-input, the C-input of the auxiliary D-trigger is connected to the C-input of the main D-trigger and is connected to the output of the logic circuit EXCLUSIVE OR, the first input of which is connected to the bus clock frequency, excellent This is because the AND and OR logic circuits are introduced, the direct output of the auxiliary D-flip-flop connected to the first input of the AND logic circuit, the second input of which is connected to the first resolution bus, and the output to the first input of the OR logic circuit, the second input of which is connected to the second permission bus, and the output of the OR logic circuit is connected to the second input of the EXCLUSIVE OR logic circuit.