RU1398666C

RU1398666C - Matrix accumulator

Info

Publication number: RU1398666C
Authority: RU
Inventors: А.В. Ковалев; С.С. Глебов; А.Ю. Левин; В.М. Левченко; В.В. Симоненко
Original assignee: Ковалев Анатолий Васильевич
Priority date: 1986-03-05
Filing date: 1986-03-05
Publication date: 1995-07-09

Abstract

FIELD: semiconductor engineering. SUBSTANCE: accumulator has second epitaxial layer area, first diffusion bus of second type of conductivity, second diffusion bus of first type of conductivity, third insulating layer; first diffusion bus forms source of switching field-effect transistors and zero-potential bus; second diffusion bus forms second gate of switching field-effect transistors and numeric bus of matrix accumulator. EFFECT: improved reliability of matrix accumulator. 3 dwg

Description

Изобретение относится к полупроводниковой технике, накопления информации и может быть использовано в устройствах вычислительной техники, автоматики, электроники. The invention relates to semiconductor technology, the accumulation of information and can be used in devices of computer technology, automation, electronics.

Целью изобретения является повышение надежности матричного накопителя. The aim of the invention is to increase the reliability of the matrix drive.

На фиг. 1 показана структура матричного накопителя; на фиг.2 разрез А-А на фиг.1; на фиг.3 графики, поясняющие работу накопителя. In FIG. 1 shows the structure of a matrix drive; figure 2 section aa in figure 1; figure 3 graphs explaining the operation of the drive.

Матричный накопитель содержит выполненные в общей кремниевой подложке 1 динисторно-полевые элементы памяти. Динисторные четырехслойные структуры сформированы вертикально и окружены боковой диэлектрической изоляцией 2. Анод 3 первого (n⁺) типа проводимости динисторных структур выполнен в виде скрытых полупроводниковых слоев и функционально интегрирован с областями стоков полевых транзисторов того же типа проводимости. Анод 4 второго (р⁺) типа проводимости присоединен к разрядным шинам 5 (поликремниевым, которые для уменьшения сопротивления легируются соответствующей примесью с последующим вжиганием в них пластины P tSi). Числовые шины 6 второго типа проводимости образуют затворы полевых транзисторов. Для уменьшения сопротивления числовые шины 6 шунтируются металлическими шинами 7 через каждые восемь элементов памяти. Истоковые области выполнены в виде скрытой полупроводниковой шины 8 первого (n⁺) типа проводимости, проходящей через весь накопитель и функционально интегрированной для двух соседних элементов памяти вдоль разрядных шин 5. Кроме того, полупроводниковая скрытая шина 8 шунтируется металлической шиной 9. Полевые транзисторы выполнены с горизонтальными каналами, которые сформированы в эпитаксиальной пленке 10 и ограничены снизу подложкой 1 второго р- типа проводимости, являющейся общим затвором для всех полевых транзисторов матричного накопителя информации, а сверху числовыми шинами 6, образующими затворы полевых транзисторов.The matrix storage device comprises dinistor-field memory elements made in a common silicon substrate 1. The four-layer dinistor structures are vertically formed and surrounded by lateral dielectric insulation 2. The anode 3 of the first (n ⁺ ) type of conductivity of the dinistor structures is made in the form of hidden semiconductor layers and is functionally integrated with the drain regions of field effect transistors of the same type of conductivity. The anode 4 of the second (p ⁺ ) type of conductivity is connected to the discharge buses 5 (polysilicon, which are doped with a corresponding impurity to reduce the resistance, followed by the firing of the plate P tSi in them). Numerical buses 6 of the second type of conductivity form the gates of field-effect transistors. To reduce the resistance, the numerical buses 6 are shunted by the metal buses 7 every eight memory elements. The source areas are made in the form of a hidden semiconductor bus 8 of the first (n ⁺ ) type of conductivity passing through the entire drive and functionally integrated for two adjacent memory elements along the discharge buses 5. In addition, the semiconductor hidden bus 8 is bridged by a metal bus 9. Field-effect transistors are made with horizontal channels that are formed in the epitaxial film 10 and are bounded below by a substrate 1 of the second p-type conductivity, which is a common gate for all field-effect transistors of the array information and, on top of the numerical buses 6, forming the gates of field-effect transistors.

Накопитель работает следующим образом. The drive operates as follows.

В исходном состоянии хранения информации разность потенциалов между любой разрядной шиной 5 и общим полюсом накопителя истоковой областью (см. фиг. 2, фиг. 3) равна напряжению хранения разрядной шины U_p.xp, причем U_мин <U_p.xp<U_макс, где U_мин напряжение переключения элемента памяти, соответствующее меньшему порогу переключения; U_макс напряжение переключения элемента памяти, соответствующее порогу переключения, большему по абсолютной величине.In the initial state of information storage, the potential difference between any bit bus 5 and the common pole of the drive, the source region (see Fig. 2, Fig. 3) is equal to the storage voltage of the bit bus U _p.xp , with U _min <U _p.xp <U _max where U _min the switching voltage of the memory element corresponding to the lower switching threshold; U _max is the switching voltage of the memory element corresponding to the switching threshold greater in absolute value.

Разность потенциалов между любой числовой шиной 6 и общим полюсом равна U_г.хр < U_отс.пт, где U_г.хр напряжение хранения числовой шины; U_отс.пт напряжение отсечки тока через канал полевого транзистора, чтобы подпереть каналы полевых транзисторов ключей до заданного низкого уровня тока хранения кода "1", но с условием I_xp "1" > I_мин (фиг.3), где I_хр "1" ток хранения кода "1"; I_мин ток переключения элемента памяти при пороговом напряжении U_мин. Расчетные значения U_р.хр 1,2 В, I_хр "1" 1 мкА.The potential difference between any numerical bus 6 and the common pole is U _gp <U _spr , where U _gp is the storage voltage of the numerical bus; U _{cf the} voltage of the current cut-off through the channel of the field-effect transistor in order to support the channels of field-effect transistors of the keys to a predetermined low level of code storage current "1", but with the condition I _xp "1"> I _min (Fig. 3), where I _xp 1 "current storage code" 1 "; I _min switching current of the memory element at a threshold voltage U _min . The calculated values of U _r.hr 1.2 V, I _xp "1" 1 μA.

Выборка в накопителе одного заданного бита или байта информации (или любого числа установленной разрядности) осуществляется подачей потенциала U₁ на числовую шину 6 для полного открывания канала полевых ключей и последующей подачей по выбранным разрядным шинам 5 сигнала записи или считывания U₃"0", U₃ "1", U_сч (фиг.3), где U₃ "0" напряжение записи "0"; U₃ "1" напряжение записи "1"; U_сч напряжение считывания информации.Sampling in the drive of one given bit or byte of information (or any number of set bit depths) is carried out by supplying the potential U ₁ to the numeric bus 6 to fully open the field key channel and then supplying a write or read signal U ₃ "0", along the selected bit buses 5, U ₃ "1", U _cf (Fig. 3), where U ₃ "0" has a write voltage of "0"; U ₃ "1" write voltage "1"; U _mid voltage read information.

Предлагаемый матричный накопитель обеспечивает полностью статический принцип хранения информации. Это подтверждается тем, что открытый ключ выбранного элемента памяти обеспечивает ток в канале свыше 100 мкА, что при I_хр≅0,5 мкА значительно превышает сумму токов хранения всех остальных элементов памяти, подключенных к выбранной разрядной шине 5, т.е. I_сч"1" >

I_xp"1" где I_сч "1" ток считывания кода "1" (фиг.3). Поэтому усилитель считывания сможет уверенно различить логическое состояние выбранного элемента памяти без отключения на это время всех остальных элементов памяти. Кроме того, возможен уверенный контроль таких элементов полевого транзистора, как геометрия канала, только по электрическим характеристикам без предъявления повышенной требовательности к технологии формирования горизонтального канала, так как длина канала задается некритичным топологическим размером, а толщина глубиной залегания р-n-перехода затвора, сформированного в эпитаксиальной пленке.The proposed matrix drive provides a fully static principle of information storage. This is confirmed by the fact that the public key of the selected memory element provides a channel current of more than 100 μA, which at I _xp ≅ 0.5 μA significantly exceeds the sum of the storage currents of all other memory elements connected to the selected bit bus 5, i.e. I _cf "1">

I _xp "1" where I _cf "1" current reading code "1" (figure 3). Therefore, the reading amplifier will be able to confidently distinguish the logical state of the selected memory element without disconnecting all other memory elements at this time. In addition, it is possible to confidently control such elements of a field-effect transistor, such as channel geometry, only by electrical characteristics without requiring high demands on the technology of forming a horizontal channel, since the channel length is determined by an uncritical topological size and the depth of the gate pn junction depth in an epitaxial film.

Claims

A MATRIX DRIVE containing a semiconductor substrate of the first type of conductivity, a first diffusion region of the second type of conductivity located in the near-surface region of the semiconductor substrate, a first dielectric layer with holes located on the surface of the semiconductor substrate, a first region of an epitaxial layer of the second conductivity type located on the surface of the semiconductor substrate, the second diffusion region of the first type of conductivity located in the epitaxial layer, the third diffusion an ionic region of the first type of conductivity located in the surface region of the first region of the epitaxial layer, a conductive bus located on the surfaces of the first region of the epitaxial layer and the dielectric layer, the semiconductor substrate and the first diffusion region forming a first gate and drain of switching field effect transistors, first and second diffusion, respectively regions, the first region of the epitaxial layer and the third diffusion region form respectively a cathode, a second base, a first base and a one of the storage dinistor, and the conductive bus forms the discharge bus of the matrix storage, characterized in that, in order to increase the reliability of the matrix storage, it contains a second region of the epitaxial layer located on the surface of the semiconductor substrate, a first diffusion bus of the second type of conductivity located in the near-surface region of the semiconductor substrate, the second diffusion bus of the first type of conductivity, located in the surface region of the second region of the epitaxial layer, the second a dielectric hole with holes located on the surfaces of the first dielectric layer and the epitaxial layer, a third dielectric layer located on the surface of the conductive bus, the first diffusion bus forming the source of the switching field effect transistors and the zero potential bus, and the second diffusion bus forming the second gate of the switching field effect transistors and numerical matrix bus